RISC-V based accelerator for depthwise separable convolutions in edge artificial intelligence applications
Uç yapay zeka uygulamalarında derinlemesine ayrılabilir evrişimler için RISC-V tabanlı hızlandırıcı
- Tez No: 1022583
- Danışmanlar: PROF. DR. UĞUR GÜDÜKBAY, PROF. DR. ÖZCAN ÖZTÜRK
- Tez Türü: Yüksek Lisans
- Konular: Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol, Computer Engineering and Computer Science and Control
- Anahtar Kelimeler: Belirtilmemiş.
- Yıl: 2026
- Dil: İngilizce
- Üniversite: İhsan Doğramacı Bilkent Üniversitesi
- Enstitü: Mühendislik ve Fen Bilimleri Enstitüsü
- Ana Bilim Dalı: Bilgisayar Mühendisliği Ana Bilim Dalı
- Bilim Dalı: Belirtilmemiş.
- Sayfa Sayısı: Belirtilmemiş.
Özet
Modern Evrişimsel Sinir Ağlarının (CNN'ler) verimli bir şekilde çalıştırılması, Uç Yapay Zeka (Uç YZ) uygulamalarında cihaz içi zekaya yönelik artan talebi karşılamak için çok önemlidir. MobileNetV2 gibi hafif ağlar, hesaplama karmaşıklığını düşürmek için Derinlemesine Ayrılabilir Evrişimlere (DSC) dayanır. Çok aşamalı yapıları hala her seferinde bir katmanı çalıştırır ve bu sıralama ciddi bir performans darboğazı oluşturur. Her aşama ara özellik haritalarını yazar ve yeniden okur, bu nedenle hem enerji hem de gecikme artar. Bu tez, birleştirilmiş piksel tabanlı veri akışı etrafında oluşturulmuş bir donanım hızlandırıcı ile bu bellek duvarını hedeflemektedir. Hızlandırıcı, bir RISC-V işlemcisine bağlı bir Özel Fonksiyon Birimi (CFU) olup, ara özellik haritaları için her türlü bellek erişiminden kaçınır. Veri hareketi, standart katman katman yürütmeye kıyasla %87'ye kadar azalır. Her çıktı pikseli, genişleme, derinlemesine ve projeksiyon aşamalarında aynı anda tam olarak üretilir. Veriler, sıkıca bağlı bir işlem hattından akar ve asla belleğe geri yazılmaz. Xilinx Artix-7 FPGA üzerinde, tasarım, yalnızca CPU kullanan RISC-V temel modeline göre 59,3 kat daha hızlı çalışır. Cadence Innovus'ta yerleşim sonrası bir ASIC uygulaması, 28 nm TSMC HPC teknolojisinde 2 GHz'de 0.449 mm2 yer kaplar ve 1,25 W güç tüketir. Bu sonuçlar, sıfır tamponlu veri akışının Edge AI kaynak bütçesine uyduğunu ve donanım hızlandırıcılarında bellek duvarını aşmanın pratik bir yolunu sunduğunu göstermektedir.
Özet (Çeviri)
Efficiently executing modern Convolutional Neural Networks (CNNs) is essential to meet the growing demand for on-device intelligence in Edge Artificial Intelligence (AI) applications. Lightweight networks such as MobileNetV2 rely on Depthwise Separable Convolutions (DSC) to lower computational complexity. Their multi-stage structure still executes one layer at a time, and this ordering forms a serious performance bottleneck. Each stage writes and rereads its intermediate feature maps, so both energy and latency increase. This thesis targets that memory wall with a hardware accelerator built around a fused pixel-wise dataflow. The accelerator is a Custom Function Unit (CFU) attached to a RISC-V processor, and it avoids every memory access for intermediate feature maps. Data movement drops by up to 87% compared to standard layer-by-layer execution. Each output pixel is produced in full across the expansion, depthwise, and projection stages at once. The data simply streams through a tightly coupled pipeline and is never written back to memory. On a Xilinx Artix-7 FPGA, the design runs up to 59.3x faster than the CPU-only RISC-V baseline. A post-layout ASIC implementation in Cadence Innovus then occupies 0.449mm^2 and draws 1.25 W at 2 GHz in 28 nm TSMC HPC technology. These results show that a zero-buffer dataflow fits inside an Edge AI resource budget and offers a practical way past the memory wall in hardware accelerators.
Benzer Tezler
- RISC-V processor design for secure communication applications
Güvenlı̇ haberleşme uygulamaları ı̇çı̇n RISC-V ı̇şlemcı̇ tasarımı
RECEP ONUR YILDIZ
Yüksek Lisans
İngilizce
2022
Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrolİstanbul Teknik ÜniversitesiBilgisayar Mühendisliği Ana Bilim Dalı
DR. ÖĞR. ÜYESİ AYŞE YILMAZER METİN
- Implementation of a neural network application using accelerator on RİSC-V architecture in FPGA
FPGA'de RİSC-V mimarisi üzerinde hızlandırıcı kullanarak yapay sinir ağı uygulaması gerçeklenmesi
AHMET ANIL DÜNDAR
Yüksek Lisans
İngilizce
2023
Elektrik ve Elektronik MühendisliğiHacettepe ÜniversitesiElektrik ve Elektronik Mühendisliği Ana Bilim Dalı
PROF. DR. ALİ ZİYA ALKAR
- Hardware implementation of the post-quantum cryptography algorithm falcon
Kuantum sonrası kriptografi algoritması falcon'un donanım gerçeklemesi
YASİN YILMAZ
Yüksek Lisans
İngilizce
2025
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiElektronik ve Haberleşme Mühendisliği Ana Bilim Dalı
PROF. DR. SIDDIKA BERNA ÖRS YALÇIN
- Rısc-v komut kümesi mimarisi tabanlı 32-bit mikroişlemci tasarımı ve özelleştirilmesi
Design and customization of a risc-v instruction set architecture based 32-bit microprocessor
İLHAN DAŞDEMİR
Yüksek Lisans
Türkçe
2026
Elektrik ve Elektronik MühendisliğiTarsus ÜniversitesiElektrik ve Elektronik Mühendisliği Ana Bilim Dalı
DOÇ. DR. SERDAR ÇİÇEK
- Hardware/software co-design of domain-specific RISC-V processor for graph applications
Çizge uygulamaları için alana özgü RISC-V işlemcisinin donanım/yazılım ortak tasarımı
MEHMETALİ SEMİ YENİMOL
Yüksek Lisans
İngilizce
2022
Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrolİhsan Doğramacı Bilkent ÜniversitesiBilgisayar Mühendisliği Ana Bilim Dalı
PROF. DR. ÖZCAN ÖZTÜRK