Geri Dön

AFRONOC: An adaptive flexible network on chip router

AFRONOC: Uyarlanabilir ve esnek bir kırmık üstü ağ yönlendiricisi

  1. Tez No: 255862
  2. Yazar: ÖMER ÇOĞAL
  3. Danışmanlar: DOÇ. DR. ARDA YURDAKUL, PROF. DR. GÜNHAN DÜNDAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2009
  8. Dil: İngilizce
  9. Üniversite: Boğaziçi Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 83

Özet

Kırmık-üstü sistemlerin karmaşılığı arttıkça ölçeklendirilebilirlik ve yeniden yapılandırılabilirlik konuları, sistem ve bağlantı ddüzeyinde önem kazanmaya başlamıştır.Esnek ve yapılandırılabilir mimariler simit (torus), çark (mesh) ve ağaç (tree) gibidüzenli topolojilerin yanısıra düzensiz ağ topolojilerinde de yeniden kullanılabilirlikaçısından avantaj sağlamıştır. Kırmık-üstü Ağ konusunda yapılan birçok araştırma,ölçeklendirilebilirlik, yapılandırılabilirlik ve esneklik konularının öneminini ortaya koy-maktadır. Bu tez çalışmasında bir çok düzenli ve düzensiz ağ topolojisinde kul-lanılabilecek uyumlu ve esnek bir ağ yönlendiricisi tasarımı ele alınmıştır. Önerilenyönlendirici mimarisi, tablo-tabanlı bir alt yapıya dayanamaktadır, Yönlendirme veuyum algoritması olarak bağlantı-durumu yönlendirmesi algoritmasının indirgenmiş veuyarlanmış bir türevini kullanmaktadır. Ç alışma zamanındaki topoloji değişimlerinidestekleyecek bir altyapı ortaya koyulması hedeflenmiştir. Önerilen uyum algoritmasıyönlendiriciye kendi başına ağın geri kalanına uyum sağlayabilme özelliğini kazandırır.Böylece harici veya merkezi olarak ağın durumunu gözleyecek bir yapıya ihtiyaç duyul-mamaktadır. Öte yandan bu uyum algoritmasıyla, yönlendiricilerin kısa sürede ilk-lendirilmesini sağlamaktadır. Ayrıca kanal sayısı, ağdaki düğüm sayısı, tampon büyüklüğüve fiziksel veri yolu genişliği gibi parametrelerin değişken olarak seçilmesi sonucu tasarımzamanında yapılandırlabilirlik ve esneklik sağlayacak bir yapı elde edilmiştir. XilinxVirtex-II pro xc2vp70 APKD üstünde gerçeklenen dört giriş çıkış kanallı, sekiz bit veriyoluna ve dört bit adres yoluna sahip örnek bir yönlendirici, bu AKPD'nın yüzde ikisiolan 750 dilimlik(slice) alanı kaplamaktadır.

Özet (Çeviri)

As the complexity of on-chip systems grows, scalability and re-configurabilitybecomes an important issue in both system and interconnection levels for SoC sys-tems. Flexible and configurable architectures bring the advantage of reusability of thesame hardware in different regular topologies such as torus, mesh, tree and in customirregular ones. Research in NoC design points the importance of scalability, configura-bility and flexibility of the routers and on chip interconnects. This thesis describes anadaptive and flexible router design for all Network on Chip topologies, which can bechanged during runtime. In flexible NoCs, table updates are carried out by a centralunit, which increases complexity and area of the overall system. In AFRONOC, a re-duced form of the link state routing is introduced for table updates so that the overallsystem can set up/change the topology by itself. Hence, the proposed adaptation algo-rithm makes the router stand-alone, that means it can adapt to the rest of the networkwithout help of any external or central monitoring. The proposed adaptation processinitializes the routing tables in a short time when compared with the reconfigurationbased methods. Design-time configurability is achieved in terms of the number of chan-nels, the number of nodes in the network, buffer size of each channel and physical datawidth. As a result, the router can be considered as a solution in ad-hoc NoCs for fastprototyping, which is necessary for filling the design productivity gap in NoC design.Area occupation of an example implementation with four I/O channels, eight bit datawidth, four bit address width on a Virtex-II pro xcvp70 device is 750 slice, which is 2per cent of the total area of the FPGA.

Benzer Tezler