Geri Dön

A viterbi decoder using system C for area efficient VLSI implementation

System C kullanılarak bir viterbi kod çözücüsünün alanı verimli tümdevre olarak gerçeklenmesi

  1. Tez No: 181069
  2. Yazar: SERKAN SÖZEN
  3. Danışmanlar: PROF. DR. MURAT AŞKAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Viterbi Algoritması, Biçimlendirilebilir Viterbi Kod Çözücüsü, SystemC, Evrişimsel Kodlayıcı, En Büyük Olabilirlik Yöntemi, Viterbi Algorithm, Reconfigurable Viterbi Decoder, SystemC, Convolutional Encoder, Maximum Likelihood Method
  7. Yıl: 2006
  8. Dil: İngilizce
  9. Üniversite: Orta Doğu Teknik Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 165

Özet

Bu tez çalışmasında, SystemC olarak bilinen tasarım ve simülasyon ortamıkullanılarak Viterbi Kod Çözücüsünün tümdevre gerçeklenmesi üzerineçalışılmıştır. Bu amaçla, tümdevre gerçeklemesine yönelik Viterbi KodÇözücüsünün mimarisi iyileştirilmeye çalışılmıştır. Sonuç olarak, iki yeni alanbakımından verimli biçimlendirilebilir Viterbi kod çözücü yapı önerilmiştir.SystemC'nin avantajlarını sergilemek için geleneksel ve SystemC tabanlı tasarımaşamaları karşılaştırılmış ve SystemC'yi destekleyen C++ ortamları listelenmiş,örneklerle kurulumundan bahsedilmiştir.Viterbi kod çözücü sıklıkla Evrişimsel şifrelenmiş mesajların yakınsanmasındakullanılmaktadır. Kaynaklardaki gerçeklemelerde özel kafes yapılarbiçimlendirilerek karmaşıklığın ve alanın azaltılmasına çalışıldığı görülmektedir.Bu tezde, anahtarlama ve hafıza adreslemesindeki karmaşayı yok etmek için kafesyapısının statülerinin yeniden düzenlenmesine dayanan iki yeni alan bakımındanverimli biçimlendirilebilir Viterbi kod çözücü yaklaşımı önerilmektedir.Biçimlendirilebilir Viterbi Kod çözücüsü için önerilen ilk mimari, anahtarlama vehafıza adreslemesindeki karmaşayı azaltmaktadır. Önerilen mimaride statüleryeniden organize edilmekte ve ardışık zaman aralıklarında aynı yapıların tekrarkullanılmasıyla kafes yapıları gerçekleştirilmektedir. Sonuçta, alan küçültülmekteve güç tüketimi azaltılmaktadır. Adresleme karmaşası azaltıldığı için de hızınartması beklenmektedir.kinci alanı verimli Viterbi kod çözücü ise birinci yapının geliştirilmiş birversiyonudur ve kod oranı, kısıt uzunluğu, değişim olasılığı, geriye iz sürümderinliği ve üreteç polinomu gibi parametrelerin biçimlendirilmesine olanaksağlamaktadır.

Özet (Çeviri)

In this thesis, the VLSI implementation of Viterbi decoder using a design andsimulation platform called SystemC is studied. For this purpose, the architecture ofViterbi decoder is tried to be optimized for VLSI implementations. Consequently,two novel area efficient structures for reconfigurable Viterbi decoders have beensuggested.The traditional and SystemC design cycles are compared to show the advantages ofSystemC, and the C++ platforms supporting SystemC are listed, installation issuesand examples are discussed.The Viterbi decoder is widely used to estimate the message encoded byConvolutional encoder. For the implementations in the literature, it can be foundthat special structures called trellis have been formed to decrease the complexityand the area.In this thesis, two new area efficient reconfigurable Viterbi decoder approaches aresuggested depending on the rearrangement of the states of the trellis structures toeliminate the switching and memory addressing complexity.The first suggested architecture based on reconfigurable Viterbi decoder reducesswitching and memory addressing complexity. In the architectures, the states arereorganized and the trellis structures are realized by the usage of the samestructures in subsequent instances. As the result, the area is minimized and powerconsumption is reduced. Since the addressing complexity is reduced, the speed isexpected to increase.The second area efficient Viterbi decoder is an improved version of the first oneand has the ability to configure the parameters of constraint length, code rate,transition probabilities, trace-back depth and generator polynomials.

Benzer Tezler

  1. Temelband iletişim sistemlerinde kafes kodlama tekniğine dayanan yeni hat kodlarının tasarımı

    Design of new line codes in baseband transmission systems based on trellis coding technique

    ÜMİT AYGÖLÜ

  2. Sönümlemeli kanallarda kafes kodlamalı sistemler için birleşik serpiştirme tekniği

    Combined interleaving technique for trellis coded systems in feding channels

    ERSİN ÖZTÜRK

    Yüksek Lisans

    Türkçe

    Türkçe

    1998

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    DOÇ. DR. ÜMİT AYGÖLÜ

  3. Efficient implementation of viterbi decoder on FPGA using soft decision decoding

    Yumuşak karar çözücü kullanarak viterbi kod çözücünün FPGA üzerinde verimli uygulaması

    BATTAL EREN BALDAN

    Yüksek Lisans

    İngilizce

    İngilizce

    2023

    Elektrik ve Elektronik MühendisliğiGebze Teknik Üniversitesi

    Elektronik Mühendisliği Ana Bilim Dalı

    DR. ÖĞR. ÜYESİ ATİLLA UYGUR

  4. Viterbi kod çözücünün güç etkin mimari tasarımı ve FPGA gerçeklemesi

    Power efficient viterbi decoder architectural design and FPGA implementation

    BURCU ÖZBAY

    Yüksek Lisans

    Türkçe

    Türkçe

    2017

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolMaltepe Üniversitesi

    Bilgisayar Mühendisliği Ana Bilim Dalı

    YRD. DOÇ. SERAP ÇEKLİ

  5. Design and simulation of soft decision viterbi decoder

    Seçenek karar viterbi kod çözücüsünün tasarımı ve simülasyonu

    İSMAİL CAN YILMAZ

    Yüksek Lisans

    İngilizce

    İngilizce

    2011

    Elektrik ve Elektronik MühendisliğiÇukurova Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. MUSTAFA GÖK