Geri Dön

H. 264 motion estimator design

H. 264 hareket tahminci tasarımı

PDF İndir

  1. Tez No: 197640
  2. Yazar: SİNAN YALÇIN
  3. Danışmanlar: YRD. DOÇ. DR. İLKER HAMZAOĞLU, YRD. DOÇ. DR. AYHAN BOZKURT, YRD. DOÇ. DR. HASAN ATEŞ
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2005
  8. Dil: İngilizce
  9. Üniversite: Sabancı Üniversitesi
  10. Enstitü: Mühendislik ve Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik ve Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 51

Özet

Son zamanlarda, video sıkıştırma için H.264 / MPEG-4 Bölüm 10 isimli yeni biruluslararası standart geliştirildi. Bu yeni standart, önceki uluslarası standartlardanönemli derecede daha iyi bir video kodlama verimliliği sağlamaktadır. Değişken blokboyutu hareket tahmini, H.264 video kodlayıcının en işlemsel yoğunluktaki bölümüdür.Tam arama metodu gerçek-zamanlı gerçekleştirmelerde yüksek işlemsel karmaşıklıkgerektirdiğinden dolayı, pratik değildir. Bundan dolayı, gerçek-zamanlıgerçekleştirmeleri sağlayabilmek için birçok hızlı arama algoritmaları geliştirilmiştir.Bu tezde, gerçek-zamanlı H.264 / AVC bölüm 10 video kodlama için SAD tekrarkullanma tabanlı hiyerarşik hareket tahmini algoritması kullandık. Bu algoritma, en iyihareket vektörünü seçmek için Lagrangian değer parametresini (SAD+λR) kullanıyor.Bu algoritmanın gerçek-zamanlı gerçekleştirmesi için bir yüksek performanslı ve düşükmaliyetli donanım mimarisi tasarladık. Çeşitli alternatif tasarımları göz önündebulundurduk ve maliyet/performans analizine göre bu tasarımda karar kıldık. Bu mimaridüşük maliyetli ve yüksek performanslı bir donanım ile sonuçlanan yeni bir veri akışıkullanmaktadır. Bu donanım, portatif uygulamalar için komple bir H.264 video kodlamasisteminin bir parçası olarak kullanılmak üzere tasarlandı. Arz edilen mimari VerilogHDL'de gerçekleştirildi. Verilog RTL kodu bir Xilinx Virtex II FPGA'de 63 MHz'deçalışmak üzere doğrulandı. FPGA gerçekleştirmesi, saniyede 25 VGA karesi veya 76CIF karesi işleyebilmektedir.

Özet (Çeviri)

Recently, a new international standard for video compression named H.264 /MPEG-4 Part 10 is developed. This new standard offers significantly better videocompression efficiency than previous international standards. The variable block sizemotion estimation is the most compute-intensive part of an H.264 video encoder. Thefull search method is impractical for real-time implementations since it requires a highcomputational complexity. Therefore, many fast motion estimation algorithms havebeen developed for real-time implementations. In this thesis, we used an SAD reusebased hierarchical motion estimation algorithm for real-time H.264 / MPEG-4 Part 10video coding. This algorithm uses the Lagrangian cost parameter (SAD+λR) forselecting the best motion vector. We designed a high performance and low costhardware architecture for real-time implementation of this algorithm. We haveconsidered several alternative designs and decided on this architecture based on acost/performance analysis. This architecture uses a novel data flow resulting in a lowcost and high performance hardware. This hardware is designed to be used as part of acomplete H.264 video coding system for portable applications. The proposedarchitecture is implemented in Verilog HDL. The Verilog RTL code is verified to workat 63 MHz in a Xilinx Virtex II FPGA. The FPGA implementation can process 25 VGAframes (640x480) or 76 CIF frames (352x288) per second.

Benzer Tezler

  1. Tez No

    178708

    Sub-pixel accurate H.264 motion estimation hardware design

    H.264 alt-piksel hareket tahmini donanım tasarımı

    SERKAN HİKMET ÖKTEM

    Yüksek Lisans

    İngilizce

    İngilizce

    2007

    Elektrik ve Elektronik MühendisliğiSabancı Üniversitesi

    Elektronik Mühendisliği ve Bilgisayar Bilimi Ana Bilim Dalı

    YRD. DOÇ. DR. İLKER HAMZAOĞLU

  2. Tez No

    418626

    Low energy motion estimation hardware designs for H.264 multiview video coding

    H.264 çok bakışlı video kodlama için düşük enerji tüketimli hareket tahmini donanım tasarımları

    YUSUF AKŞEHİR

    Yüksek Lisans

    İngilizce

    İngilizce

    2015

    Elektrik ve Elektronik MühendisliğiSabancı Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. İLKER HAMZAOĞLU

  3. Tez No

    394257

    Adaptive motion estimation algorithm and hardware designs for H.264 Multiview Video Coding

    H.264 Çok Bakışlı Video Kodlama için uyarlanır hareket tahmini algoritma ve donanım tasarımları

    KAMİL ERDAYANDI

    Yüksek Lisans

    İngilizce

    İngilizce

    2014

    Elektrik ve Elektronik MühendisliğiSabancı Üniversitesi

    Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. İLKER HAMZAOĞLU

  4. Tez No

    348670

    Low power motion estimation hardware designs

    Düşük güç kullanımlı haraket tahmini donanımları

    ONUR CAN ULUSEL

    Yüksek Lisans

    İngilizce

    İngilizce

    2010

    Elektrik ve Elektronik MühendisliğiSabancı Üniversitesi

    Elektronik Mühendisliği Ana Bilim Dalı

    YRD. DOÇ. İLKER HAMZAOĞLU

  5. Tez No

    232773

    H.264/AVC'de hızlı hareket kestirimi için düşük güçlü donanım mimarileri ve algoritma ortak tasarımı

    Low power hardware architecture and algorithm design for fast motion estimation for H.264/AVC

    ANIL ÇELEBİ

    Doktora

    Türkçe

    Türkçe

    2008

    Elektrik ve Elektronik MühendisliğiKocaeli Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    PROF. DR. SARP ERTÜRK

Geri Dön