Geri Dön

Automatic datapath and controller generation for reconfigurable ASIP

Yeniden betimlenebilir uygulamaya özgü işlemciler için veriyolu ve kontrol birimi tasarım otomasyonu

PDF İndir

  1. Tez No: 338828
  2. Yazar: ENDER ÇULHA
  3. Danışmanlar: PROF. DR. ÖMER CERİD, DOÇ. DR. ARDA YURDAKUL
  4. Tez Türü: Yüksek Lisans
  5. Konular: Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol, Elektrik ve Elektronik Mühendisliği, Mühendislik Bilimleri, Computer Engineering and Computer Science and Control, Electrical and Electronics Engineering, Engineering Sciences
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2013
  8. Dil: İngilizce
  9. Üniversite: Boğaziçi Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 243

Özet

Uygulamaya özgü kriterleri karşılayan karmaşık tasarımların gerekliliği ve pazara giriş baskısı, Yüksek Seviyeden Üretim (YSÜ) araçlarına olan ihtiyacı arttırmaktadır. YSÜ araçları istenilen işlevin yüksek seviyede davranış tanımını girdi olarak alıp, donanımın Yazmaç Almacı Seviyesinde (YAS) Donanım Tanımlama Dili(DTD) tanımları- nı çıktı olarak verir. YSÜ araçları, Alanda Programlamalı Kapı Dizilerini (APKD) veya Uygulamaya Özgü Tümdevreleri (UÖT) hedeflemektedir. APKD'ler, mimari esnekliği, alanda güncellenmeye uygunluğu ve hesaplama güçlerinden dolayı UÖT ve mikroişlemcilerden daha çok ilgi görmektedir. Bu tez çalışmasında, APKD'ler için YSÜ aracı önerilmektedir. Bu aracın yetenekleri şu şekildedir: (i) Veriyolu ve kontrol birimini içinde barındıran eniyilenmiş YAS üretimi. Bunu yapabilmek için, araç eniyileme sonuçlarını ve aritmetik işleçlerin gecikme modellerini kullanarak saat periyodu süresi çıkarılmaktadır. (ii) Veriyolu üzerinde kaynak paylaşımı ve eniyileme yapılmamış Altın YAS üretimi (iii) Üretilen YAS tanımlamalarının, kestirim modelleri kullanılarak, gecikme ve alan kestirimi. Geliştirilen araç RH(+) Tasarım Otomasyonu çerçevesine eklenmiştir. Üretilen YAS'lar Xilinx Spartan-3 APKD'leri kullanılarak test edilmiştir. Araç tarafından üretilen YAS'ların gecikme ve alan kestirimleri, farklı girdiler için Xilinx ISE aracının kestirim sonuçlarıyla karşılaştırılmıştır.

Özet (Çeviri)

The need for complex designs that meet the desired application specific criteria and time-to-market pressure increase the importance of High Level Synthesis (HLS) tools, which take high level behavioral representation of the desired functionality as the input and generate HDL description of hardware at RTL level for FPGA or ASIC targets. FPGAs are getting more popular than ASICs and microprocessors due to their architectural flexibility, on-site upgradability and computing power. In this thesis, an HLS tool for FPGAs is proposed. This tool has the following capabilities: (i) generation of optimized RTL which consists of datapath and its controller. To achieve this, the tool extracts the clock period of the optimized RTL by using the optimization results and the delay models of the arithmetic operators. (ii) generation of Golden RTL where there is no optimization and resource sharing on the datapath. (iii) estimation of delay and area of the generated RTL specifications by using the estimation models. This tool is integrated in RH(+) Design Automation Framework. The generated RTLs are tested in Xilinx Spartan-3 FPGA. The estimated delay and area of both the Golden RTL and Optimized RTL generated by the tool are compared with the results of Xilinx ISE tool set for different input applications.

Benzer Tezler

  1. Tez No

    653744

    Containers multi-host networking performance investigation according to traffic load

    Trafik yüküne göre konteyner küme ağ performans incelemesi

    GÜLSÜM ATICI

    Yüksek Lisans

    İngilizce

    İngilizce

    2020

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolBahçeşehir Üniversitesi

    Bilgisayar Mühendisliği Ana Bilim Dalı

    DR. ÖĞR. ÜYESİ PINAR BÖLÜK

  2. Tez No

    787247

    Design and management of globally-distributed network caches

    Küresel-dağıtıtılmış ağ belleklerinin tasarım ve yönetimi

    İSMAİL ARI

    Doktora

    İngilizce

    İngilizce

    2004

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolUniversity of California, Santa Cruz

    Bilgisayar Bilimleri Ana Bilim Dalı

    PROF. ETHAN L. MILLER

  3. Tez No

    309241

    Yapay sinir ağlarının otomatik olarak FPGA'ya uygulanması için veri yolu tasarım aracı

    A datapaths design tool for automatically mapping artificial neural network on to FPGA s

    NAMIK KEMAL SARITEKİN

    Yüksek Lisans

    Türkçe

    Türkçe

    2011

    Adli TıpDüzce Üniversitesi

    Elektrik Eğitimi Ana Bilim Dalı

    YRD. DOÇ. DR. İBRAHİM ŞAHİN

  4. Tez No

    385086

    A digitally programmable application specific integrated circuit for drive and data acquisition of imaging sensors

    Görüntüleme sensörlerini sürme ve sensörlerden veri alma için uygulamaya özel sayısal programlanabilir tümdevre

    NUSRET BAYHAN

    Yüksek Lisans

    İngilizce

    İngilizce

    2014

    Elektrik ve Elektronik MühendisliğiOrta Doğu Teknik Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. TAYFUN AKIN

    YRD. DOÇ. DR. SELİM EMİNOĞLU

  5. Tez No

    83713

    Automatic speech segmentation based on subband decomposition

    Alt bant ayrışıma dayalı otomatik konuşma bölütleme

    ARÇIN BOZKURT

    Yüksek Lisans

    İngilizce

    İngilizce

    1999

    Elektrik ve Elektronik Mühendisliğiİhsan Doğramacı Bilkent Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. A. ENİS ÇETİN

Geri Dön