Geri Dön

Fast header matching in network packets using field programable gate arrays

Alan programlanabilir kapı dizilerini kullanarak ağ paketlerınde hızlı başlık eşleştirme

  1. Tez No: 682384
  2. Yazar: ANWER SABAH NASER
  3. Danışmanlar: DR. ÖĞR. ÜYESİ MEHMET EFE ÖZBEK
  4. Tez Türü: Yüksek Lisans
  5. Konular: Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol, Computer Engineering and Computer Science and Control
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2021
  8. Dil: İngilizce
  9. Üniversite: Atılım Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Bilgisayar Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 59

Özet

Paket sınıflandırması için içerik adreslenebilir belleğin davranışlarını taklit eden paralel işlem çoklu RAM'in donanım mimarisi bu tezde sunulmuştur. İnternet ağlarının hızındaki artışla birlikte, davetsiz misafirlerin tespit edilme hızı temel bir gereklilik haline geldi. Bu çalışmada, verilere erişmelerini önlemek için davetsiz misafirleri tespit etmek için hızlı ve verimli bir şekilde bir paket başlığı alanı kullanılmıştır. Xilinx'in FPGA kart tekniği kullanıldığında uygulama test sonuçları hızlı ve uyumluydu. Son olarak, bu paralel işlem çoklu RAM paket başlık algılayıcısının tasarımı, sentezi Vivado 2018.2 simülatörü kullanılarak gerçekleştirildi ve kodlama Verilog HDL dili ve Xilinx Artix-7 FPGA ile yazılmıştır. (Field Programmable Gate Array) kiti kullanıldı.

Özet (Çeviri)

The hardware architecture of the parallel process multiple RAM that emulates the behaviors of content addressable memory for packet classification is presented in this thesis. With the increase in Internet networks' speed, the speed of detection of intruders has become a basic requirement. In this work, a packet header field is used in a fast and efficient way to detect intruders to prevent them from accessing the data. The application test results were fast and compatible when used the FPGA board technique from Xilinx. Finally, the design, synthesis of this parallel process multiple RAM packet header detector has been achieved using Vivado 2018.2 simulator, and coding is written in Verilog HDL language and Xilinx Artix-7 FPGA (Field Programmable Gate Array) kit was used.

Benzer Tezler

  1. Yeni bir aktif bastırma hücreli ileri yönlü dönüştürücünün tasarımı ve simülasyonu

    Analysis and simulati̇on of forward converter with a new active snubber cell

    FATİH ZÜNGÖR

    Yüksek Lisans

    Türkçe

    Türkçe

    2018

    Elektrik ve Elektronik MühendisliğiYıldız Teknik Üniversitesi

    Elektrik Mühendisliği Ana Bilim Dalı

    PROF. DR. HACI BODUR

  2. A low latency, high throughput and scalable hardware architecture for flow tables in software defined networks

    Yazılım tanımlı bilgisayar ağları'ndakı akış tabloları için düşük gecikmeli, yüksek veri hacimli ve ölçeklendirilebilir bir donanım mimarisi

    GÖKSAN ERAL

    Yüksek Lisans

    İngilizce

    İngilizce

    2016

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolOrta Doğu Teknik Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. ŞENAN ECE SCHMİDT

  3. Bilgisayar ağları için saldırı tespit sistemi tasarımları ve FPGA ortamında gerçekleştirilmesi

    Intrusion detection system designs for computer networks and their implementations in FPGA environment

    TANER TUNCER

    Doktora

    Türkçe

    Türkçe

    2010

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolFırat Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. YETKİN TATAR

  4. Optical routing in packet switched networks

    Paket anahtarlamalı ağlarda optik yönlendirme

    MEHMET ERDAL ÖZBEK

    Yüksek Lisans

    İngilizce

    İngilizce

    2001

    Elektrik ve Elektronik Mühendisliğiİzmir Yüksek Teknoloji Enstitüsü

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    YRD. DOÇ. DR. MEHMET SALİH DİNLEYİCİ