Power islands: A high-level synthesis methodology for reducing spurious switching activity and leakage
Güç adaları: Gereksiz anahtarlama aktivitesini ve sızmayı azaltan bir yüksek düzeyde sentezleme metodolojisi
- Tez No: 773455
- Danışmanlar: DR. NAZANIN MANSOURI
- Tez Türü: Doktora
- Konular: Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol, Computer Engineering and Computer Science and Control
- Anahtar Kelimeler: Belirtilmemiş.
- Yıl: 2006
- Dil: İngilizce
- Üniversite: Syracuse University
- Enstitü: Yurtdışı Enstitü
- Ana Bilim Dalı: Elektronik Mühendisliği ve Bilgisayar Bilimi Ana Bilim Dalı
- Bilim Dalı: Bilgisayar Mühendisliği Bilim Dalı
- Sayfa Sayısı: 137
Özet
Deep Sub-Micron (DSM) proses teknolojilerine göç ile birlikte, bir elektronik devrenin güç tüketimi kaygı verici bir boyuta ulaştı ve bunun sonucu olarak güç kritik bir dizayn parametresi olarak ele alınmaya başlandı. Bu çalışma Güç Adaları diye adlandırılan yeni bir Yüksek Düzeyde Sentez (YDS) metodu ile ilgilidir. Güç adaları devrenin büyük bir kısmında harcanan gereksiz anahtarlama aktivitesini ve sızmayı onu adalara bölerek elimine eder. Her bir ada, gücü devrenin diğer bölümlerinden bağımsız olarak kontrol edilebilen lojik kümelerinden oluşur ve içinde barındırdığı tüm lojik elementler boş durduğu zaman tamamen kapatılabilir. Bu bölme işlemi yaşam süreleri maksimum şekilde örtüşen devre elemanları aynı adaya yerleştirilebilecek şekilde yapılır. Bir adayı onun boş devirlerinde kapatarak: (1) çalışmayan devre elemanlarındaki gereksiz anahtarlamayı susturabiliriz ve (2) yine boş olarak duran devre elemanlarındaki sızmayı elimine edebiliriz. Sentezlenmiş bir devrenin bir yürütme devrinde, her bir devre elemanı ya aktiftir ya da hiç bir iş yapmıyordur. Benzer şekilde, her bir kaydedici devre elemanı (register) ya diri ya da ölüdür. Sentezlenmiş devrelerin önceki jenerasyonlarında, bütün devre elemanları aktif durumda ve güç tüketmekteydi tüm çalışma süresi boyunca. Öte yandan, bizim sentezleme aracımız, boş duran fonksiyonel üniteler ve kaydedici devre elemanları maksimum devir rakamı ölçüsünde kapatılabilecek şekilde dizayn mimarileri üretir. Bizim YDS prosesimiz verilen Ara Formattan (AF) Kontrol-Bilgi Akış Diyagramının (KBAD) çıkarılması, zamanlama, kaynak ataması, güç adaları bölünmesi, kaydedici devre elemanı atanması, bağların oluşturulması, bilgi yolu ve kontrol ünitesi oluşturulması işlemlerini kapsar. Register Transfer (RT) düzeyinde dizayn temsili için Donanım Tanımlama Dili (DTL) olarak Verilog kullanılır. Bizim YDS metodumuz ve aracımız tamamen C++ ile yazılmıştır. Bizim aracımızla sentezlenen RT düzeyinde dizaynlar Cadence'in RT derleyicisi tarafından kapı seviyesine çevrilir. Daha sonra Cadence'in yerleştirme aracı olan Encounter programı kullanılarak layout düzeyinde dizayn temsili elde edilir. Gücü ölçmek ve rapor etmek için, çıkarılan transistor ve kapasite listesi Cadence'in transistor seviyesindeki simülatörleri olan Spectre ya da Ultrasim kullanılarak simüle edilir. Bunun için ayrıca Berkeley'nin 65-nm tahmini teknoloji modeli kullanılır. Yaptığımız deneyler Güç Adaları sayesinde bir devrenin güç tüketiminde önemli ölçüde tasarruf sağlanabileceğini gösterdi. Dolayısıyla güvenle tahmin edebiliriz ki CMOS chip proses teknolojisi seçeneği olarak kaldığı müddetçe, sızmanın kontrol edilebilmesinin çok zor olduğu küçük geometrilere göçle birlikte, bizim tekniğimizi kullanarak daha fazla tasarruf sağlanması mümkün olabilir.
Özet (Çeviri)
With the migration to Deep Sub-Micron (DSM) process technologies, the power consumption of a circuit has come to the forefront of concerns and as a result, the power has become a critical design parameter. This work presents a novel High-Level Synthesis (HLS) methodology, called Power Islands, that eliminates the Spurious Switching Activity (SSA) and the leakage in a great portion of the resulting circuit by partitioning it into islands. Each island is a cluster of logic whose power can be controlled independent from the rest of the circuit, and hence can be completely powered down when all of the logic contained within it is idling. The partitioning is done in such a way that the components with maximally overlapping lifetimes are placed on the same island. By powering down an island during its idle cycles: (1) the spurious switching that results from the broadcast to idle components is silenced and (2) the power consumption due to leakage in inactive components is eliminated. During the execution cycle of a synthesized design, each component is either active (performing a computation) or idle. Similarly, each register is either alive or dead. In previous generations of synthesized designs, all components (active or idle) and all registers (alive or dead) remained on and consumed power the entire time during the execution. However, our synthesis tool constructs design architectures in such a way that idle functional units and dead registers can be powered down for maximum possible number of cycles. During the other cycles of execution, they remain on. Our HLS process consists of Control Data Flow Graph (CDFG) extraction from the given Intermediate Format (IF), scheduling, resource binding, power island partitioning, register binding, interconnect allocation and data-path and controller generation tasks. Verilog is used as the Hardware Description Language (HDL) for Register Transfer Level (RTL) design representations. Our HLS methodology is entirely implemented in C++. The RTL representations synthesized by our HLS tool are translated into the gate-level designs using Cadence's RT Compiler. Subsequently, Cadence's placement and routing tool, Encounter, is used to obtain the layout-level representations. Extracted transistor and capacitor net-lists from the layout are simulated using Cadence's transistor-level simulators Spectre or Ultrasim to measure and report the power consumption. A 65-nm process technology along with Berkeley's Predictive Technology Model (BPTM) containing CMOS device parameters for this particular feature size is also used. Experiments showed significant savings in power due to Power Islands. We can safely project that as long as CMOS is the underlying choice of process technology for IC designs, with the migration to much smaller geometries where leakage becomes hard to control, significantly more savings can be gained from our approach.
Benzer Tezler
- Dikey karbon nanotüp üretimi ve çeşitli uygulamalar için yüzey özelliklerinin incelenmesi
Synthesis of vertically aligned carbon nanotubes and investigation of their surface properties for different applications
ZEYNEP DALKILIÇ
Yüksek Lisans
Türkçe
2014
Bilim ve Teknolojiİstanbul Teknik ÜniversitesiEnerji Bilim ve Teknoloji Ana Bilim Dalı
PROF. DR. NİLGÜN KARATEPE YAVUZ
- İstanbul'da yüksek binalar ve Beşiktaş-Levent-Maslak örneği
High rise buildings in İstanbul (a case study about Beşiktaş-Levent-Maslak)
YEŞİM KABARIK
- Şebekeye bağlı üç fazlı sic tabanlı hibrit anpc evirici yapısının kontrolü ve tasarımı
Control and design of the grid connected three-phase sic based hybrid npc inverter
İSLAM DELİBAŞ
Yüksek Lisans
Türkçe
2022
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiElektrik Ana Bilim Dalı
DOÇ. DR. MURAT YILMAZ
DR. ÖĞR. ÜYESİ DENİZ YILDIRIM
DOÇ. DR. ATİYE HÜLYA OBDAN
- İleri imalat teknolojisi yatırımlarının ekonomik analizi
The Economic justification of investments in advanced manufacturing technologies
TAMER ERTAN
Yüksek Lisans
Türkçe
1995
Endüstri ve Endüstri Mühendisliğiİstanbul Teknik ÜniversitesiPROF.DR. ETHEM TOLGA
- TiAlN, AlCrN ve TiSiN Kaplanan 11SMn30/11SMn37 yumuşak manyetik çeliklerinin tribolojik özelliklerinin frenleme performansına etkisi
The effect of tribological properties of TIAlN, AlCrN and TiSiN coated 11SMn30/11SMn37 soft magnetic steels on braking performance
YAĞMUR EYYÜPOĞLU
Yüksek Lisans
Türkçe
2022
Metalurji Mühendisliğiİstanbul Teknik ÜniversitesiMalzeme Bilimi ve Mühendisliği Ana Bilim Dalı
PROF. DR. GÜLTEKİN GÖLLER