FPGA-friendly compact and efficient AES-like 8x8 S-Box
FPGA dostu kompakt ve verimli AES benzeri 8x8 S-Kutusu
- Tez No: 809220
- Danışmanlar: DOÇ. DR. CİHANGİR TEZCAN
- Tez Türü: Yüksek Lisans
- Konular: Bilim ve Teknoloji, Mühendislik Bilimleri, Science and Technology, Engineering Sciences
- Anahtar Kelimeler: Belirtilmemiş.
- Yıl: 2023
- Dil: İngilizce
- Üniversite: Orta Doğu Teknik Üniversitesi
- Enstitü: Enformatik Enstitüsü
- Ana Bilim Dalı: Siber Güvenlik Ana Bilim Dalı
- Bilim Dalı: Siber Güvenlik Bilim Dalı
- Sayfa Sayısı: 83
Özet
Gelişmiş Şifreleme Standardındaki (AES) ana katmanlardan biri, $8 \times 8$ S-Kutusunun $16$ kez kullanıldığı BaytDeğiştir katmanıdır. BaytDeğiştir katmanı karışıklık sağlar ve algoritmayı kriptanaliz tekniklerine dirençli hale getirir. Bu nedenle, algoritmanın güvenliği de büyük ölçüde bu katmana bağlıdır. Ancak, $8 \times 8$ S-Kutusunun FPGA platformlarında uygulamanın maliyeti, algoritmanın diğer katmanlarına göre oldukça yüksektir. Algoritmada S-Kutuları tekrar tekrar kullanıldığından, algoritmanın maliyeti büyük ölçüde bu katmandan gelmektedir. 2005 yılında Canright, FPGA dostu kompakt tasarımlar elde etmek için AES S-Kutusunu farklı matematiksel alanlarda ifade etti. Bu çalışmada, Canright'ın AES S-Kutusunu donanım platformlarında optimize etmek için kullandığı matematiksel yöntemlerinin aynısını kullandık. Amacımız AES S-Kutusunu daha da optimize etmek değil; FPGA platformları için yeterince güçlü ve kompakt olan başka bir $8 \times 8$ S-Kutusu oluşturmaktı. AES S-Kutusunun yapısında olduğu gibi ters alan işlemini kullanarak $8 \times 8$ S-Kutusu oluşturduk. Sonlu alanı temsil etmek için başka bir indirgenemez polinom kullanıp FPGA dostu kompakt ve verimli bir $8 \times 8$ S-Box elde ettik. Önerdiğimiz sonlu alan, Canright'ın sonuçlarına kıyasla Virtex-7 ve Artix-7 FPGA'larda 3.125$\%$ daha az kapı alanıyla kriptanaliz tekniklerine karşı aynı düzeyde güvenlik sağladığını tespit ettik. Ayrıca, önerdiğimiz S-Kutusu, Virtex-4 FPGA'larda $11.76\%$ daha az kapı ile gerçeklenebiliyor. Bu kapladığı alan iyileştirmeleri, kaynak kısıtlaması olan IoT cihazları için oldukça önemlidir ve algoritma paralelliği için S-Kutusunun daha fazla kopyalanarak kullanılmasına olanak sağlar. Bu nedenle, önerdiğimiz S-Kutusunun AES S-Kutusundan daha kompakt ve verimli olduğunu iddia ediyoruz.
Özet (Çeviri)
One of the main layers in the Advanced Encryption Standard (AES) is the substitution layer, where an $8 \times 8$ S-Box is used $16$ times. The substitution layer provides confusion and makes the algorithm resistant to cryptanalysis techniques. Therefore, the security of the algorithm is also highly dependent on this layer. However, the cost of implementing $8 \times 8$ S-Box on FPGA platforms is considerably higher than other layers of the algorithm. In 2005, Canright used different extension fields to represent AES S-Box to get FPGA-friendly compact designs. We use the same optimization methods that Canright used to optimize AES S-Box on hardware platforms. Our purpose is not to optimize AES S-Box; we aim to create another an $8 \times 8$ S-Box which is strong and compact enough for FPGA platforms. We create an 8x8 S-Box using the inverse field operation as in the case of AES S-Box. We use another primitive polynomial to represent the finite field and get an FPGA-friendly compact and efficient an $8 \times 8$ S-Box. The finite field we propose provides the same level of security against cryptanalysis techniques with a $3.125\%$ less gate-area on Virtex-7 and Artix-7 FPGAs compared to Canright's results. Moreover, our proposed S-Box requires $11.76\%$ less gate on Virtex-4 FPGAs. The enhancements made to the gate area offer advantages to IoT devices with limited resources, enabling increased duplication of the S-Box for improved algorithm parallelism. Therefore, we claim that our proposed S-Box is more compact and efficient than AES S-Box.
Benzer Tezler
- FPGA üzerinde düşük güç tüketimi odaklı sistem gerçeklemesi ve performans analizi
System design and performance analysis focused on low power consumption on FPGA
HAKAN GÜRBÜZ
Yüksek Lisans
Türkçe
2024
Elektrik ve Elektronik MühendisliğiMarmara ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
PROF. DR. HAYRİYE KORKMAZ
- Converging towards FPGA specific design decisions made on a list scheduling algorithm for effective execution
Başlık çevirisi yok
ILKIN ALIYEV
Yüksek Lisans
İngilizce
2021
Elektrik ve Elektronik MühendisliğiÖzyeğin ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
PROF. DR. HASAN FATİH UĞURDAĞ
DOÇ. DR. ALİ AKOĞLU
- Evrişimsel sinir ağlarının FPGA üzerindehızlı ve kaynak verimli kısmi yapılandırma tabanlı gerçeklenmesi
Fast and resource efficient implementation of convolutional neural networks on FPGA based on partial reconfiguration
HADEE MAD-A-DUM
Doktora
Türkçe
2022
Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolKocaeli ÜniversitesiBilgisayar Mühendisliği Ana Bilim Dalı
PROF. DR. YAŞAR BECERİKLİ
- Bilgisayar destekli fpga tabanlı sayısal sistemler deney seti tasarımı
Computer supported fpga based digital systems experiment set design
CEM DENİZ KUMRAL
Yüksek Lisans
Türkçe
2020
Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolSüleyman Demirel ÜniversitesiBilgisayar Mühendisliği Ana Bilim Dalı
DR. ÖĞR. ÜYESİ MEVLÜT ERSOY
- Low-density parity-check code decoder design and error characterization on an FPGA based framework
Başlık çevirisi yok
BURAK ÜNAL
Doktora
İngilizce
2019
Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolThe University of ArizonaDR. ALİ AKOĞLU