Efficient VLSI implementations of wavelet transform architectures
Dalgacık dönüşüm mimarilerinin, verimli çok geniş çaplı tümleşik devre uygulamaları
- Tez No: 50463
- Danışmanlar: DOÇ.DR. SİNA BALKIR
- Tez Türü: Yüksek Lisans
- Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
- Anahtar Kelimeler: Belirtilmemiş.
- Yıl: 1996
- Dil: İngilizce
- Üniversite: Boğaziçi Üniversitesi
- Enstitü: Fen Bilimleri Enstitüsü
- Ana Bilim Dalı: Belirtilmemiş.
- Bilim Dalı: Belirtilmemiş.
- Sayfa Sayısı: 71
Özet
Bu tez çalışmasında, katlama algoritması kullanan, iki bantlı öç düzeyli Dalgacık Ayrıştırma ve Yeniden Oluşturma mimarilerinin Çok Geniş Çaplı Tümleşik Devre tasarım ve gerçekleme ve benzetim basamakları sunulmuştur. Her iki mimaride de Katlama Algoritması kullanılmaktadır. Katlama algoritması sayesinde düşük gecikme ve silikon alanında dikkate değer azalma sonuçlarına ulaşılır. Ancak Katlama Algoritması kullanan devreler karmaşık bağlantılama gerektirir. Devrede dikkate değer, alan ve hız avantajları olan, ağaç yapısındaki sekiz girişli Sonlu Dürtü Yanıtlı Süzgeç ve yeni bir 16x16 bitlik ikiye tümlemeli Booth kodlamalı, tamamen elle tasarlanmış çarpma devresi kullanılmıştır. Sonlu Dürtü Yanıtlı Süzgeç ve çarpma devresi, DSP (Sayısal İşaret işleme) uygulamaları için çok uygun olan boru hatlı yapıya sahiptir. Eldenin ilerlemesini beklemeyen Elde Seçen Toplayıcı kullanılmıştır. Kontrol devresinde anahtarlar ve depolama elemanları kullanılmıştır. Tüm tasarım aşamalarında aşağıdan yukarıya ve yukarıdan aşağıya tasarım yöntemleri uygulanmıştır. Devrenin modellenmesi VHDL ve şematik tanımlar kullanılarak yapılmıştır. Mimariler hiyerarşik yapıya sahiptirler. Tasarım ve benzetim aşamalarında Sun Sparc 2 iş istasyonu üzerinde çalışan. Mentor Graphics Elektronik Tasarım Otomasyon yazılım paketi, sürüm 8.4.1 kullanılmıştır. Dalgacık mimarilerinin tasarımı ve benzetimi 1-^tm CMOS ES2 teknolojisi ile yapılmıştır. Gerçeklenmiş bir iki bantlı üç seviyeli boru hatlı bir analiz ve sentez dalgacık mimarilerinin kırmık alanı 420 ve 504 mm2 olmuştur. Analiz ve Sentez Dalgacık mimarileri 50 MHz hızda çalışmakta ve içinde“latch”ve“buffer”gibi boru hattı öğeleri de dahil olmak üzere devrelerin herbiri toplam 300,000 bin adet transistor barındırmaktadır.
Özet (Çeviri)
IV ABSTRACT In this thesis, VLSI design, realization steps, and simulation results of the two band three level, analysis and synthesis wavelet architectures are presented. Both architectures use the folding algorithm. The folding algorithm results in low latency and significant reduction in the silicon area. However, it requires complex routing and interconnection. The tree structure eight tap FIR filter and a new radix-2 Booth encoded, custom designed multiplier which has valuable area and speed advantages are used. The multiplier and the FIR filter have pipelining scheme which is very useful in DSP applications. Carry Look Ahead adders which ensures fast carry propagation are used. Control circuitry includes switches and latches. Both bottom-up and top-down design methodologies are implemented during all design phases. VHDL and schematic modelling are accommodated. Architectures have hierarchical structures. Mentor Graphics Electronic Design Automation software package, version 8.4.1 running on Sun Sparc 2 workstations are used during design and simulation phases. The Wavelet architectures are implemented by using l-|im CMOS ES2 technology process. The chip area of three-level two band analysis and synthesis architectures are 420 and 504 mm2 respectively. Analysis and synthesis wavelet architectures operate with 50 MHz and utilize 300,000 transistors each.
Benzer Tezler
- A viterbi decoder using system C for area efficient VLSI implementation
System C kullanılarak bir viterbi kod çözücüsünün alanı verimli tümdevre olarak gerçeklenmesi
SERKAN SÖZEN
Yüksek Lisans
İngilizce
2006
Elektrik ve Elektronik MühendisliğiOrta Doğu Teknik ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
PROF. DR. MURAT AŞKAR
- Veri şifreleme standardı (DES) ve rivest shamir adleman (RSA) güvenlik algoritmalarının VLSI tasarımı
A VLSI implementation of data encryption standards (DES) and rivest shamir adleman (RSA) algorithms
REMZİYE SÖNMEZ
Yüksek Lisans
Türkçe
2002
Elektrik ve Elektronik MühendisliğiHacettepe ÜniversitesiElektrik ve Elektronik Mühendisliği Ana Bilim Dalı
YRD. DOÇ. DR. ALİ ZİYA ALKAR
- A new approach for N-stage RC ladder networks based on Elmore delay model
Elmore gecikme modeline dayanılarak N-katmanlı RC merdiven bağlantılı devreler için yeni bir yaklaşım
ERKAN ERDEMLİ
Yüksek Lisans
İngilizce
2018
Elektrik ve Elektronik MühendisliğiÇukurova ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
YRD. DOÇ. DR. MURAT AKSOY
- FPGA tabanlı DES kripto çözücü sistemi
FPGA based DES crypto system
BORA EMİROĞLU
Yüksek Lisans
Türkçe
2005
Savunma ve Savunma Teknolojileriİstanbul Teknik ÜniversitesiSavunma Teknolojileri Ana Bilim Dalı
DOÇ. DR. COŞKUN SÖNMEZ
- Alternative arithmetic structures using redundant numbers and multi-valued circuit techniques
Yedekli sayılar ve çok değerli devre teknikleri ile geliştirilen alternatif aritmetik yapılar
UĞUR ÇİNİ
Doktora
İngilizce
2010
Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolBoğaziçi ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
PROF. DR. AVNİ MORGÜL