Geri Dön

Hardware accelerators for high throughput packet classification in computer networks

Bilgisayar ağlarında yüksek veri hacimli paket sınıflandırması için donanım hızlandırıcıları

  1. Tez No: 899587
  2. Yazar: DOĞU ERKAN ARKADAŞ
  3. Danışmanlar: PROF. DR. ŞENAN ECE SCHMİDT
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2024
  8. Dil: İngilizce
  9. Üniversite: Orta Doğu Teknik Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: Belirtilmemiş.

Özet

Bu tez, paket sınıflandırma problemi için biri FPGA, diğeri GPU üzerinde gerçekleştirilen iki ayrı yaklaşım önermektedir. Paket sınıflandırma, ağ yönlendiricileri tarafından çeşitli işlevler için gerçekleştirilen bir görevdir. Artan kural setleri ve kullanıcı trafiği boyutuyla birlikte, paket sınıflandırıcılarının daha hızlı ve daha ölçeklenebilir olması gerekmektedir. Önerilen ilk yaklaşım olan BVGPU, CUDA kullanılarak geliştirilmiştir. NVIDIA GPU'larının yüksek hızlı bellek yolunu tam olarak kullanabilen ve genişletilmiş FSBV algoritmasını kullanan bit-vektör tabanlı bir algoritma uygulamaktadır. BVGPU, RTX 3080 10GB video kartı üzerinde uygulanmıştır. Değerlendirmeler, 1K ve 10K ölçeğindeki kural setleri için sırasıyla 2575 ve 770 MPPs'lik 5-tuple sınıflandırma için güncel en yüksek veri aktarım hızlarını, ortalama olarak 9 μs ve 13.42 μs gecikmeyle göstermektedir. Bildiğimiz kadarıyla, 1K ölçekli kural setleri için BVGPU'nun veri aktarım hızı, literatürdeki diğer tüm paket sınıflandırma yaklaşımlarının üzerinde yer almaktadır. Önerilen ikinci yaklaşım olan BVFPGA, StrideBV algoritmasını geliştirmekte ve fanout'u önemli ölçüde azaltan daha optimize bir ardışık işlem hattı içermektedir. Yüksek fanout, daha düşük saat hızlarına, daha yüksek güç tüketimine ve daha fazla yönlendirme kaynağı kullanımına neden olmaktadır. BVFPGA, kullanıcı tanımlı bir faktörle fanout'u azaltarak, StrideBV ardışık işlem hattına benzer kaynaklar kullanır. Bu azalma, performans ve saat döngüsü gecikmesinden ödün vermeden daha kolay bir uygulama sağlar ve ilk testlerde 290 MHz frekanslarına ulaşarak 580 MPPs veri aktarım hızı ve 0.15 μs'den az gecikme elde etmektedir. BVFPGA, kural güncelleme işlemleri için sağlam bir kontrol donanımı ve çalışma zamanı kontrol işlemleri için uçtan uca bir kontrol mesaj yapısı sunmaktadır.

Özet (Çeviri)

This thesis proposes two separate approaches for the packet classification problem, one implemented on an FPGA and the other on a GPU. Packet classification is a task performed by network routers for various functions. With the increasing rule set and user traffic size, packet classifiers must be faster and more scalable. The first proposed approach, BVGPU, is developed using CUDA. It fully utilizes the high-speed memory bus of NVIDIA GPUs and employs a bit-vector-based algorithm using the extended FSBV algorithm. BVGPU is implemented on an RTX 3080 10GB video card. Evaluations demonstrate state-of-the-art throughput for 5-tuple classification for 1K and 10K-scale rule sets of 2575 and 770 MPPs, respectively, with average latencies of 9 μs and 13.42 μs. To the best of our knowledge, for 1K-scale rule sets, BVGPU's throughput is the highest in the literature of any packet classification approach. The second proposed approach, BVFPGA, iterates on the StrideBV algorithm, featuring a more optimized pipeline with significantly reduced fanout. High fanout results in lower clock speeds, higher power consumption, and greater use of routing resources. BVFPGA reduces fanout by a user-defined factor, using resources comparable to the StrideBV pipeline. This reduction enables easier implementation without sacrificing performance and clock cycle latency, achieving 290 MHz frequencies in initial tests corresponding to 580 MPPs throughput with less than 0.15 μs latency. BVFPGA provides robust control hardware for rule update operations and an end-to-end control message structure for runtime control operations.

Geri Dön