Statistical design and yield enhancement of low voltage cmos VLSI circuits

Düşük gerilimli analog VLSI devrelerin istatistiksel tasarımı

Tez No: 100753
Yazar: TUNA B. TARIM
Danışmanlar: PROF.DR. H. HAKAN KUNTMAN
Tez Türü: Doktora
Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
Anahtar Kelimeler: Belirtilmemiş.
Yıl: 1999
Dil: İngilizce
Üniversite: İstanbul Teknik Üniversitesi
Enstitü: Fen Bilimleri Enstitüsü
Ana Bilim Dalı: Belirtilmemiş.
Bilim Dalı: Belirtilmemiş.
Sayfa Sayısı: 176

Özet

DÜŞÜK GERİLİMLİ ANALOG VLSI DEVRELERİN İSTATİSTİKSEL TASARIMI ÖZET Yarıiletken tümdevrelerdeki eleman sayısı artışına paralel olarak düşük besleme ge rilimine duyulan ihtiyaç da artmaktadır. Sayısal devrelerin tasarımı yüksek besleme gerilimi değerlerinden düşük besleme gerilimi değerlerine geçildiğinde (3V ve daha düşük) çok büyük farklar göstermezken, bu geçiş analog devrelerin tasarımında farklı tasarım teknikleri gerektirmektedir. Analog devrelerdekı kazanç, gürültü/işaret oranı, bant genişliği gibi pekçok büyüklük gerilime karşı duyarlıdır ve tasarımda doğrudan etkilidir. Bu durum analog devre tasarımcılarını, düşük besleme gerilimli analog devreler için yeni tasarım teknikleri bulmaya yönlendirmiştir. İyi bir analog devre tasarımı için, temel tasarım tekniklerinin ve ideal olmayan olay ların devre performansı üzerindeki etkilerinin bilinmesi faydalıdır. Devre perfor mansını ciddi olarak etkileyen faktörlerden birisi fabrikasyon sırasındaki rastgele olay ların tasarım üzerindeki etkileridir. Bu etkiler devrenin besleme gerilimini ve tasarımın güvenilirliğini kolaylıkla sınırlayabilir. MOS tümdevrelerin yüksek güvenilirlikle üreti mini sağlamak için bu rastgele etkilerin devre karakteristikleri ve dolayısıyla devre performansı üzerindeki etkisini içerecek bir modele ihtiyaç vardır. İstatistiksel MOS (statistical MOS - SMOS) modeli bu amaçla geliştirilerek çeşitli simülasyon program larının yapısına eklenmiş, analog devrelerin performansını modellemek üzere devre tasarımcılarının kullanımına sunulmuştur. Tranzistör boyutları mikronaltı seviyelere ulaştıkça ve besleme gerilimleri azaldıkça, fabrikasyon sırasındaki işlemlerin devre per formansını etkileme olasılığı da artmaktadır. Bu etkiler çoğu zaman kırmık fabrikas yona yollanıp test etmek amacıyla geri yollandığında anlaşılmaktadır. Bu etkiler kimi durumda kırmığm verimini büyük ölçüde düşürebilmekte ve yeniden üretimi gerek- tirebilmektedir. Bunun ise mali açıdan ne derecede bir külfet olduğu açıktır. Rastgele olaylar devrenin tasarımı sırasında simülasyon ortamına dahil edildiği takdirde, bu etkilerin devre performansı üzerindeki etkisini kestirmek mümkün olabilir. SMOS modeli bu amaçla kullanılmaktadır. VLSI kırmıkların üretiminde bir başka önemli faktör kırmık üzerinde istenilen per- formansi gösteren devrelerin kırmık üzerindeki toplam devre sayısına oranıdır. Kırmık üzerinde istenilen performansta çalışan devrelerin sayısı ne kadar yüksek olursa tasarım o kadar başarılı olmuş demektir (kırmığm verimi). Proses sırasında doğal olarak oluşan rastgele olaylardan dolayı kırmığm verimi her zaman %100'den düşüktür. VLSI kırmıklar üzerindeki eleman sayısı arttıkça ve elemanların boyutları küçüldükçe, XV111kırmık üzerindeki devrelerin performansı proses sırasındaki rastgele olaylara daha du yarlı hale gelmektedir. Bunun yanında, günümüz teknolojisinde analog ve sayısal devreler aynı kırmık üzerinde tasarlanma eğilimindedir ve kırmığın verimi, üzerindeki analog devrelerin verimine bağımlı hale gelmektedir; bu durumda analog devrelerin verimini arttırmak ve devrelerin rastgele proses olaylarına duyarlığını azaltmak daha da önemli olmaktadır. Bu çalışma, istatistiksel tasarım ve optimizasyonun kırmık verimini ve düşük güç ve düşük gerilimli devrelerin tasarımdaki güvenilirliğini arttırmak üzere kullanılabile ceğini göstermek üzere yapılmiştır. Birtakım istatistiksel teknikler kullanılarak, dev re üzerindeki tranzistörlerin boyutları değiştirildiğinde devre performansmdaki sap manın ne kadar olacağı belirlenmekte ve bu sapma değerlerinden yola çıkarak kırmık üzerindeki verimin olabildiğince yüksek tutulmasına çalışılmaktadır. Optimize edil meyen devrelerin perfonnanslarındaki dağılım da yüksek olmaktadır. Dağılımın nor mal dağılım olduğu kabul edilirse, bu normal dağılımın altındaki alandan yola çıkarak verimi belirlemek mümkün olabilmektedir. Optimizasyon sonrasındaki dağılım yine bir normal dağılımdır, ancak bu kez, devre optimize edildiği için büyük miktarda bir sapma görülmemektedir. Bu durumda aynı verimi daha sıkı bir aralıkta elde etmek ve dolayısıyla verimi arttırmak mümkün olmaktadır. Endüstriyel çalışmalarda, kırmık veriminin ne olacağı baştan belirlenmekte, model- leme ve tasarım çalışmaları bu hedefe göre yapılmaktadır. Bu çalışmada ise verimin ne olacağı baştan belirlenmemiş, devre performansmdaki standard sapmaya göre verimin nasıl geliştirilebileceği gösterilmeye çalışılmıştır. Tezde, istatistiksel MOS (SMOS) modeli istatiksel tekniklerle birlikte kullanılmak tadır. SMOS modeli fabrikasyon sırasındaki rastgele olayları simülasyona katarken, istatistiksel teknikler seçilen devre performansını en çok etkileyen tranzistörleri belir lemekte ve bu tranzistör boyutları değiştirildiğinde devre performansmdaki sapmanın ne olacağını göstermektedir. Devre, performansı en çok etkileyen tranzistörlerin değişken olarak kabul edildiği ampirik bir modelle temsil edilmektedir; devrenin per formansmdaki sapma ampirik modelin çıkış değişkeni olarak alınmaktadır. Pekçok devrenin çalışma prensibi elemanların mükemmel uyumlu olması prensibine dayanmaktadır. Oysa pratikte devre elemanları arasında uyumsuzluk sözkonusudur. Bu uyumsuzlukların sebebi yukarıda belirtilen rastgele olaylar ve devreyi oluşturan ve uyumlu olduğu kabul edilen eleman parametrelerinin farklı olmasıdır (intra-die mismatch). Bu etki devrenin gerçekteki performansını da etkilemektedir. SMOS modeli bu uyumsuzluğu modelleyen Pelgrom eşitliğini temel almaktadır. Pelgrom eşitliğine göre, devre elemanları arasındaki uyumsuzluğun standard sapması devre deki tranzistörlerin geçit alanları ile ters orantılı ve tranzistörlerin yerleşim planında birbirlerine olan uzaklıkları ile doğru orantılıdır: °2^ = Wl + s'2d2 Bu bağıntıda ap ve sp fabrikasyon sabitlerini, D tranzistörler arası uzaklığı, W kanal genişliğini, L kanal uzunluğunu, cr(P) ise P parametresine ait standart sapmayı göster mektedir. Bu bağıntı, devre elemanlarında gözlemlenebilecek iki önemli değişim olan eleman boyutu ve devre elemanlarının yerleşim planını gözönünde tutmaktadır. Bağıntıya göre, büyük boyutlu ve yerleşim planında birbirine yakın yerleştirilen tran zistörler arasındaki uyumsuzluk düşük olacak, tersine, küçük boyutlu ve yerleşim XIXplanında birbirinden uzak yerleştirilen tranzistörler arasındaki uyumsuzluk büyük olacaktır. Tezde SMOS modeliyle birlikte kullanılan istatistiksel teknikler, deneylerin sistematik olarak hazırlanmasına olanak veren ve bu amaçla çok sık kullanılan iki tekniktir:“Design of Experiments”(DOE) ve“Response Surface Methodology”(RSM). DOE yardımıyla giriş değişkenleri ile çıkış büyüklüğü arasındaki ilişki ampirik bir modelle temsil edilmekte, RSM yardımıyla ise bu ampirik model grafik olarak görüntülenmek tedir. Ampirik modelin ve modeldeki terimlerin güvenilirliği de bu istatistiksel teknik ler yardımıyla belirlenebilmektedir. Birden fazla giriş değişkenine sahip devreler için DOE genellikle iki grup deneyle gerçekleştirilir. Bunların birincisi iki seviyeli bir çeşit testtir. Devredeki elemanların boyutları için bir maksimum ve bir de minimum değer belirlenir. Ampirik model, tranzistörlerin belirlenen bu maksimum ve minimum boyut değerleri arasında geçerli olacaktır. İki seviyeli test için Placket-Burman deneyi seçilmiştir. Bu seçimin se bebi, deneyin tasarımındaki kolaylık ve giriş değişkeni sayisi arttıkça yapılan deney sayısında çok büyük bir artışın gerekmemesidir. Placket-Burman deneyi sonucunda devre performansı üzerinde en çok etkili olan devre elemanları belirlenir; ikinci aşama da sadece bu elemanlar gözönüne alınacak, elenen diğer elemanlar ikinci deneye dahil edilmeyecektir, ikinci deney üç seviyeli bir testtir. Bu deneyde elemanların boyutları minimum, maximum ve merkez değerlerinde ince lenir, ikinci aşama için Box-Behnken deneyi seçilmiştir. ikinci aşama testin sonuçları RSM yardımıyla değerlendirilerek, giriş parametrelerinin belirli bir aralığı için sözkonusu devre performansının hata dağılımını gösteren yüzey dağılımları elde edilir. Bu dağılımların her biri farklı bir standart sapma değerini temsil etmektedir. RSM sonucunda elde edilen grafiklerin x ve y eksenleri eleman boyutlarına karşılık gelmektedir. Bu grafikler yardımıyla istenilen eleman boyut ları için devre performansmdaki standart sapma değeri elde edilebilmektedir. Çıkış performansı için istenilen değer ve hedeflenen verim belirliyse grafiklerdeki bilgiler den yararlanılarak, bu hedefleri sağlayan en düşük tranzistör boyutlarını belirlemek mümkündür. Tezde sekiz tane devrenin öncelikle çalışma prensipleri incelenmiş, daha sonra da bu devrelerin, yukarıda belirtilen metod ışığında istatistiksel incelemesi yapılmıştır. İncelemesi yapılan devreler iki adet düşük gerilim ve düşük güçlü kompozit hücre, bu hücrelerden yararlanılarak tez için tasarlanan iki yeni geçiş iletim devresi ve iki adet yeni çarpma devresi, dört-MOSFET tranzistör yardımıyla oluşturulan ve lineer bölgede çalışan yapı ve akım bölücü tekniğine dayalı olarak çalışan ve sayısal/analog çeviricilerin kodlanmasında kullanılan 10-bitlik akım bölücü devresidir. Düşük gerilim ve düşük güç devreleri tek bir tranzistörün yerini tutmaktadır. Bu hücreler, Seevinck ve Wassenaar tarafından 1987 yılında yayınlanan ve birer NMOS ve PMOS tranzistörün seri olarak bağlanmasından oluşan kompozit tranzistörün düşük gerilimli ve düşük güçlü uygulamalar için uygun hale getirilmiş şekilleridir. Bu hücreler başka devrelerin yapılarında kullanılacak olduklarından hücrelerin tasar lanırken optimize edilmeleri ve çıkış akımlarının doğru bir biçimde belirlenmeleri gerekir. Hücrelerin istatistiksel incelemesi çıkış akımı için yapılmıştır. Rastgele değişimler gözönüne alındığında çıkış akımında büyük bir değişiklik olmaması gerekir; en düşük sapmayı verecek şekilde hücrelerin optimize edilmesi gerekir. XXTezde iki adet yeni geçiş iletim devresi ve çarpma devresi tasarlanmıştır. Bu devrelerin tasarımında yukarıda belirtilen hücreler temel yapı bloğu olarak kullanılmıştır. Sözü geçen bu altı devre analog blokların programlanabilirliği ve yeniden kullanımı konusunda örnek olarak gösterilebilir. Analog bloklar optimize edildikten sonra daha karmaşık devrelerin temel yapı blokları olarak kullanılabilirler. Temel yapı blok ları optimum şekilde tasarlandığı için, yapısına girdikleri devreler için uzun tasarım sürelerine ihtiyaç duyulmayacaktır. Bu, analog CAD alanında yapılan çalışmaların da hedefini teşkil etmektedir. Tezde bu konuyla ilgili olarak iki adet geçiş iletim devresi ve iki adet çarpma devresi sunulmuştur. Bu dört devre yukarıda belirtilen hücreleri temel yapıtaşı olarak kullandığından, tasarımları çok uzun zaman almamıştır. Bu devreler, literatürdeki pekçok diğer geçiş iletim devresi ve çarpma devresinden daha fazla sayıda tranzistör bulunduruyor olabilir; ancak bu devrelerin tasarım amacı en iyi performansı sağlayan devreler tasarlamak değil, analog programlanabilirliğe örnek vermektir. Bunun yanında, bu devrelerle pekçok uygulamanın gerektirdiği sonuçlar almak da mümkündür. Geçiş iletim devreleri ve çarpma devrelerinin ofset akımı ve lineerliği istatistiksel olarak incelenmiştir. Bu devrelerin nominal simülasyonları yapıldığında ofset akımla rının“0”olduğu, nonlineerliklerinin ise çok düşük olduğu görülmüştür. İstatistiksel sonuçlar ise ofset akiminim mikro amperler mertebesinde olabileceğini, nonlineerliğin ise nominal sonuçlardan daha yüksek olabileceğini göstermektedir. Bu tür bir nonli- neerlik devrelerin performansını olumsuz yönde etkileyebilecektir. Tezde incelenen dört-MOSFET yapısı MOSIS 2/zm prosesi kullanılarak üretilmiştir. Dört-MOSFET yapısı üzerinde sıkça yapılan tartışma yapının elemanlarının mükem mel uyumlu olması durumunda her türlü nonlineerliği ortadan kaldıracağı şeklindedir, oysa pratikte elemanlar arasında mükemmel uyumluluk sözkonusu değildir. Bu du rumda yapının lineerlik performansı önem kazanmaktadır, çünkü elde edilen sonuçlar yapıyı kullanan pekçok devrenin analiz sonuçlarini da etkileyecektir. Dört-MOSFET yapısı istatistiksel olarak ofset akımı ve lineerlik için incelenmiştir. Simülasyon sonuç ları ile ölçüm sonuçları karşılaştırıldığında sonuçların uyumlu olduğu görülmüştür. Tezde incelemesi yapılan son devre 10 bitlik akım bölücü devresidir ve bu devre de MOSIS 2/mı prosesi kullanılarak üretilmiştir. 10 bitlik akım bölücü devresinin çalışması devrenin elemanları arasındaki uyumluluğa dayanır; küçük bir uyumsuzluk devrenin kullanıldığı sayısal/analog çeviricinin rezolüsyonunu etkileyecektir. İstatis tiksel olarak incelenen performans devrenin çıkış akımmdaki hatadır. Çoğunlukla hata en düşük derecede önemi olan bitten (least significant bit, LSB) akan akım cinsinden hesaplanır ve hatanın 1 LSB'den düşük olması istenir. Simülasyon sonuçları ile ölçüm sonuçlan karşılaştırılmış ve uyumluluk olduğu gözlenmiştir. Yukarıda belirtilen bu sekiz devre, SMOS modeli ve çeşitli istatistiksel yöntemler kullanılarak istatistiksel olarak incelenmiştir. Tezin birinci bölümü giriş niteliği taşımaktadır; yapılan çalışmanın motivasyonu be lirtilmiş ve daha önce bu konuda yapılan çalışmalar özetlenmiştir, ikinci bölümde SMOS modeli ve tezde kullanılan istatistiksel teknikler ele alınmıştır. Kullanılan istatistiksel tasarım metodu ayrıntılarıyla verilmiştir. İstatistiksel olarak incelenen devreler tezin üçüncü bölümünde detaylı olarak ele alınmaktadır. Dördüncü bölüm bu devrelerin SMOS modeli ve istatistiksel yöntemler kullanılarak incelenmesini ele xxıalmaktadır. Beşinci bölüm sonuç ve tartışma bölümüdür. Elde edilen sonuçlar yo rumlanarak tartışılmış ve çalışmalar bir sonuca bağlanmıştır. Tranzistörlerin boyutları küçüldükçe devrelerin belirlenen çıkış performanslarında görülen değişim büyümektedir. Bu Pelgrom eşitliğinde de açıkça görülmektedir. Elde edilen sonuçlardan çeşitli şekillerde yararlanmak mümkündür: Yüzey dağılımlarına bakarak, en düşük sapmayı sağlayan eleman boyutlarının belirlenmesi mümkündür. Tersine, eğer sapmanın ne olması gerektiği konusunda bir bilgi mevcutsa, bu sapmayi veren eleman boyutlarını belirlemek de mümkündür. Belirli bir standart sapmayı ve belirli bir verimi sağlayan en düşük eleman boyutlarının belirlenmesi bu yüzey dağılımlarından yararlanarak gerçekleştirilebilir. Unutulmaması gereken bir nokta da, tüm yöntemlerin bilgisayar yardımıyla elde edildiği, ve sonuçlar ne kadar uygun olursa olsun, tasarımcının son kararı verecek olmasıdır. Devre performansı için en düşük sapmayı veren boyutlar o tasarım için uygun olmayabilir, bu durumda elde edilen sonuçlan yorumlamak ve uygulamaya koymak konusunda son karar tasarımcıya aittir. Elde edilen sonuçlara bakarak istatistiksel analizin standart devre tasarım adımların dan birisi olarak düşünülmesi gerektiği anlaşılmaktadır. Nominal simülasyon sonuçları devrelerin gerçek performanslarını tam olarak temsil etmeyebilmektedir. Bu durumda devrelerin istatistiksel olarak incelenmesinin önemi büyüktür. Tezde belirtilen istatistiksel tasarım yöntemi ele alınan devreler için önemli sonuçlar vermiştir, başka pekçok analog devre için de önemli sonuçlar vereceği açıktır. Böylece, fabrikasyon sırasındaki rastgele olayları ve çeşitli istatistiksel yöntemleri bir arada kullanarak devrelerin performansı üzerine gerçeğe yakın bilgi alınabilmiştir. Yapılan ölçümler bu sonucu desteklemektedir. xxu

Özet (Çeviri)

STATISTICAL DESIGN AND YIELD ENHANCEMENT OF LOW VOLTAGE CMOS VLSI CIRCUITS SUMMARY Scaling down transistor sizes has led to low supply voltages (3V and less). Reducing the supply voltage does not require drastic changes in the design of digital circuits, though, this is not the case for analog circuits. In analog circuits gain, signal-to-noise ratio, bandwidth and many other performances are sensitive to the power supply voltage, and are also design specifications. Thus, low voltage analog circuit design with the emphasis of low power consumption is a major challenge for analog circuit designers. The development of analog circuits requires both a complete understanding of basic circuit design techniques and a knowledge of transistor nonideality effects on circuit performances. One severe effect comes from the device imperfections and variances of the fabrication process. Such variations can ultimately be a limiting factor on how low the supply voltage and how reliable sub-micron designs could be. It is necessary to have a model that includes the random variations of the fabrication process. The statistical MOS (SMOS) model has been developed and incorporated into simulation programs to achieve this purpose. As transistor minimum feature sizes are in the sub-micron ranges and power supply voltages are reduced, the effect of the fluctuations of the fabrication process becomes more important. These effects surface when the chips are fabricated and the measurement results are taken. These fluctuations in many cases reduce the functional yield of the circuit, thus, increase the cost. However, if the random variations are included in the simulation environment, it is possible to estimate the effect of these variations in advance. The SMOS model is used to estimate these variations. Another important factor in VLSI chip design is the functional yield. The functional yield of the chip is the percentage of the total number of circuit samples which have an acceptable circuit performance determined by the chip specifications, over the total number of circuit samples. The target is to have as high a functional yield as possible. Due to inherent fluctuations in any integrated circuit manufacturing process, the functional yield is always less than 100%. As the complexity of the VLSI chips increase, and the dimensions of VLSI devices decrease, the sensitivity of performance to process fluctuations increases, thus, further reducing the functional yield. Moreover, with current trends of higher level of integration leading to complete mixed signal systems on a chip, yield loss due to the analog component must be minimized such that it has little effect on the yield of the mixed signal chip. XlllThis study demonstrates the critical need to perform statistical design and optimization in order to enhance both the functional yield and reliability of low voltage, low power analog VLSI circuits. Statistical techniques have been used to determine the quantitative effect of different transistor sizes on the performance variations. It is possible to evaluate these variations to obtain the functional yield information. The purpose is to keep the functional yield of the circuit as high as possible, by the appropriate sizing of transistors. In case this robust design methodology is not used, the variation in the circuit performances becomes higher. In some cases, industry requires an initial yield target; then statistical modeling and design are done to achieve this target. In other cases providing flexibility to designers is the main purpose and to achieve this target the standard deviation of the circuit performance is used to evaluate the functional yield. In this thesis, the statistical MOS (SMOS) is used together with the statistical techniques. The SMOS model is used to include the fluctuations of the fabrication process into the simulation environment, and the statistical techniques are used to determine the most significant transistors in the circuit and the effect of the significant transistors on the circuit performance. The circuit is represented by an empirical model and the variables of the model are the significant transistors. The performance variation is the output of the empirical model. The design principal of MOS circuits depends on the perfect matching of transistors, whereas in reality mismatch between transistors exists and affects the circuit performances. The reason of mismatch could be the fluctuations in the fabrication process and the difference between the same parameters of different transistors in a circuit. The SMOS model takes this effect under consideration. The core of the SMOS model is Pelgrom's equation which gives the variance of the parameter mismatch: WL p ap and sp, in the above equation are process dependent fitting constants, D is the distance between transistors, W and L are the channel width and length, respectively, and ct(P) is the standard deviation of parameter P. This equation takes into account two important effects that can be observed in a circuit: The size of the transistors and the placement of the transistors in the layout. Examining the equation shows that, if the area of the transistor is large and the distance between the transistors is small, the standard deviation will be low, and on the contrary, if the area of the transistor is small and the distance between the transistors is large, the standard deviation will be large. The statistical techniques which are used together with the SMOS model are well known and widely used techniques:“Design of Experiments”(DOE) and“Response Surface Methodology”(RSM). The relationship between the input variables of the circuit and the output performance is represented by an empirical model with the help of DOE. Then RSM is used to view the empirical model with a graphical representation. It is also XIVpossible to obtain the reliability of each term in the empirical model and hence the overall empirical model. For circuits which have more than two input variables, DOE is applied in two steps. The first step is a two level screening experiment. First, the minimum and maximum of each component in the circuit is determined, thus, the empirical model will be valid in between these minimum and maximum values. The Plackett-Burman screening experiment is selected as the first step due to its efficient number of runs. The most contributing components in the circuit are determined with this step and only these components will be examined in the second step. The second step is a three level model building experiment. The size of the components, in the second step, are evaluated in their minimum, maximum and their center values. The Box-Behnken experiment is used in the second step. The results of the second step are evaluated with the help of RSM, and contour curves for a certain range of input variables are obtained. Each of these contours represent a different standard deviation value. RSM views the results in a graphical representation. The x and y axis of these graphs are the sizes of the transistors. It is possible to obtain the standard deviation for different sizes of transistors with the help of these graphs. If the designer has a target output performance and yield, it is possible to determine the minimum transistor sizes that will achieve these targets. In this thesis the operation principles of eight circuits are given first. Then the statistical design of these circiuts are explained in detail. These circuits are two low voltage and low power CMOS square-law analog composite cells, two transconductors and multipliers which use the low voltage and low power composite cells as a main building block, the four-MOSFET structure, and the 10-bit current division network, which are critical blocks in determining the overall performance of the designs they are used in. The two low voltage and low power CMOS square-law composite cells represent a single MOS transistor. The circuits are statistically examined for their drain current mismatch. Any current mismatch will cause variations in the performance of the overall circuits which use these cells as a main building block. Two new transconductors and multipliers were designed using the composite cells as a main building block. The above six circuits were also discussed for achieving the concept of analog programmability. Analog programmability, in other words, using simple analog blocks to build more complex circuits is an ongoing discussion, and the ultimate goal in the analog CAD research area. The idea was discussed in this thesis, by building the transconductors and multipliers using the composite cells as main building blocks. Since effort is put when designing the cells with optimum transistor sizing, no effort is needed when designing the new transconductors and multipliers that will use the composite cells. The transconductor and multipliers are not the best ever circuits, but will definitely be suitable for certain specifications. The circuits may have more transistors than other XVtransconductor or multiplier circuits, but the advantage is that there was almost no design time required, since the cells were already optimized. The transconductor and multiplier circuits were statistically examined for their offset and nonlinearity performances. The nominal simulation results gave a zero offset current and a very low nonlinearity, whereas statistical simulation results proved that the offset current can be in the micro amper ranges, and nonlinearity can be higher than the nominal result. This will have a negative effect on the circuit performance. The four-MOSFET structure was fabricated using the MOSIS 2um process. It was demonstrated that a four-MOSFET structure fully suppresses the even and odd-order nonlinearity terms; however, recent works question the widely accepted nonlinearity cancellation properties of the four-MOSFET structure. The result of the discussion is important because the supposed linearity properties of the four-MOSFET structure is served to justify its use in several recent applications. For exact cancellation of nonlinearities, exact transistor matching is needed, whereas, random variations may not always allow for exact matching of transistors. The circuit performances that are to be examined for the four-MOSFET structure are the offset and nonlinearity, as in the transconductor and multiplier circuits. Simulation and experimental results are in good agreement with each other. The last circuit that is examined in the thesis is the 10-bit current division network, and is also fabricated using the MOSIS 2um process. The operation of the circuit depends on the perfect matching of transistors; a slight mismatch will effect the resolution of the D/A converter. The performance under consideration is the output current. Generally the error is calculated in terms of the least significant bit (LSB) and the error should be less than 1 LSB. Simulation and experimental results are in good agreement with each other. The above eight circuits are statistically examined using the SMOS model and the statistical techniques. The first chapter is the introduction; the motivation of this work and the previous work in this field is explained. The second chapter describes the SMOS model and the statistical techniques. The statistical design methodology is given in detail. The operation principle of eight circuits are given in chapter 3, and the statistical design of these circuits are given in chapter 4. Chapter 5 and chapter 6 give the discussion and conclusion, respectively. It is obvious from the results that as the transistor sizes are reduced the deviation in the circuit performances are increasing. This is also seen in Pelgrom's equation. It is possible to evaluate the graphical results of this thesis in different aspects: If there is a specific value that is preferred for each transistor, it is possible to find those values from the x and y axis, and find the intersection point. The value of the surface which crosses that intersection point gives the standard deviation value of the current mismatch. If there is a certain current mismatch that is preferred, e.g., according to the design specifications, the circuit cannot tolerate more than a certain value of current mismatch, it is possible to find the surface that corresponds to that value. Then, the areas that intersect on that surface will be the solution. Obviously, there will be more than one solution; this brings the preferred flexibility of selecting the suitable values for different designs. XVIOne final word in this discussion is that, all computer aided methodologies or tools are user dependent. The statistical design methodology that is introduced in this thesis gives good results that agree with statistical simulation results. The goal is to reduce the standard deviation of the mismatch, however, the sizing of the transistors that correspond to the lowest standard deviation does not necessarily have to be the best values. All decisions are made by the designer to get the best performance out of the circuit. The experimental results prove the accuracy and validity of the statistical techniques that are used in the statistical design methodology. The purpose of using these techniques is to estimate the effect of random process variations on the circuit performances, without having to fabricate the circuits. The above made discussion leads to the important conclusion, that is considering statistical analysis as a standard step in circuit design. The importance is obvious for the circuits of this work, it will have an important impact on the results of other analog circuits as well. It is indeed possible to use the statistical analysis methodology that is used throughout this thesis as a standard VLSI design step, which will take into account the randomness of the fabrication process. XVI 1

Benzer Tezler

Tez No
18825
Körfezlerdeki su kalitesinin uydu görüntü verileri yardımıyla incelenmesi
The Evaluation of water-quality in the bays by satellite images
FİLİZ SUNAR
Doktora
Türkçe
1991
Jeodezi ve Fotogrametri İstanbul Teknik Üniversitesi
PROF.DR. CANKUT ÖRMECİ
Tez No
450950
Optimization of cultivation conditions and engineering by random mutagenesis for high lipid production in Schizochytrium sp. S31
Schizochytrium sp. S31'in üretim koşullarının iyileştirilmesi ve rastlantısal mutasyon ile geliştirilmesiyle yüksek oranda lipid eldesi
NURCAN VARDAR
Doktora
İngilizce
2016
Biyoteknoloji İstanbul Teknik Üniversitesi
Moleküler Biyoloji-Genetik ve Biyoteknoloji Ana Bilim Dalı
DOÇ. DR. NEVİN GÜL-KARAGÜLER
PROF. MELEK TÜTER
Tez No
106309
Modeling statistical variations in MOS transistors
MOS transistörlerde istatistiksel değişimlerin modellenmesi
GÜLİN TULUNAY
Yüksek Lisans
İngilizce
2001
Elektrik ve Elektronik Mühendisliği Yıldız Teknik Üniversitesi
PROF. DR. ATİLLA ATAMAN
Tez No
490070
AISC 360-16 and EC4 approaches for concrete filled steel tube stub columns
İçi beton doldurulmuş çelik tüp kolonlar için AISC 360-16 ve EC4 yaklaşımları
HUSSEIN ALAA MOHAMMED SAEED AL-JUBOORI
Yüksek Lisans
İngilizce
2018
İnşaat Mühendisliği Gaziantep Üniversitesi
İnşaat Mühendisliği Ana Bilim Dalı
YRD. DOÇ. DR. TALHA EKMEKYAPAR
Tez No
22046
İmalat kaynakları planlaması
Manufacturing resources planning
SAADET YILDIZ
Yüksek Lisans
Türkçe
1992
Endüstri ve Endüstri Mühendisliği İstanbul Teknik Üniversitesi
PROF. DR. AHMET FAHRİ ÖZOK

Geri Dön