Tümleşik devrelerde SAT (Boole sağlanabilirlik) saldırılarına dayanıklı mantık kilitleme yöntemi tasarımı
Design of logic locking method resilient to sat (Boolean satisfiability) attacks in ICs
- Tez No: 1016967
- Danışmanlar: PROF. DR. ALİ TANGEL, DR. ÖĞR. ÜYESİ İHSAN ÇİÇEK
- Tez Türü: Doktora
- Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
- Anahtar Kelimeler: Bilgisayar destekli tasarım, Sayısal tasarım, Tümdevre tasarımı, Computer aided design, Digital design, Integrated circuits design
- Yıl: 2026
- Dil: Türkçe
- Üniversite: Kocaeli Üniversitesi
- Enstitü: Fen Bilimleri Enstitüsü
- Ana Bilim Dalı: Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı
- Bilim Dalı: Belirtilmemiş.
- Sayfa Sayısı: Belirtilmemiş.
Özet
Tümleşik devre üretim sürecinin tedarik zinciri dahilinde dış kaynaklı alt yüklenici üreticilere devredilmesi, çeşitli güvenlik risklerini beraberinde getirmektedir. Bu süreçte tasarımlar, donanımsal trojen yerleştirilmesi gibi tehditlerin yanı sıra, fikri mülkiyet ihlallerine yol açan tersine mühendislik ve ürün korsanlığı gibi risklere açık hale gelmektedir. Bu problemlerin çözümü olarak, mantık kilitleme (logic locking) metotları öne çıkmaktadır. Bu metotlarda, tümleşik devrelerde kurcalamaya karşı korumalı (tamper-proof) uçucu olmayan bellekler tanımlanmakta ve bu belleklerde saklanan anahtarlar aracılığıyla devre içindeki seçilmiş sinyaller için kapı ekleyerek mantık kilitleme işlemi gerçekleştirilmektedir. Üretim sonrası her bir tümleşik devre, doğru anahtarlar yüklenerek aktif hale getirilmektedir. Ancak saldırgan bir üretici, aktif durumdaki bir tümleşik devreyi kullanarak gerçekleştirdiği etkili SAT (Boole Sağlanabilirlik) saldırısı ile anahtarları ele geçirebilmektedir. Bu saldırı, tümleşik devrelerin test edilebilirliğini artırmak için tasarlanan tarama zinciri (scan chain) yapısının istismar edilmesiyle gerçekleştirilmektedir. SAT saldırısını engellemenin bir yolu, saldırganın tarama zincirini etkin bir şekilde kullanmasını engellemektir. Tarama zincirinde kriptografik bir algoritma kullanarak karmaşıklığı artırmak, SAT çözücülerin anahtarları tespit etmesini imkansız hale getirmektedir. Ancak, bu işlem için tümleşik devrelere ek kriptografik modüllerin eklenmesi, donanım maliyetini önemli ölçüde artırmaktadır. Bu çalışmada söz konusu tasarım, devreye harici bir modül eklemek yerine, mevcut tarama zinciri yapısına Trivium algoritmasını yürütme kabiliyeti kazandırılarak düşük bir donanım maliyetiyle sunulmuştur. Tarama zincirine Trivium algoritmasının entegre edilmesi sayesinde, her bir test çıkış desenine karşılık gelen hash özeti, belirli bir ek test süresi maliyeti karşılığında dışarıya aktarılmaktadır. Geliştirilen bu metot, üretim, fonksiyonel ve saha testlerinin, güvenilmeyen test birimleri tarafından bile güvenli bir şekilde yapılmasına imkan tanımaktadır.
Özet (Çeviri)
The outsourcing of integrated circuit (IC) manufacturing to third-party foundries within the supply chain introduces various security risks. During this process, designs become vulnerable to threats such as the insertion of hardware trojans, as well as reverse engineering and product piracy, which lead to intellectual property violations. As a solution, logic locking methods have emerged. In these methods, tamper-proof non-volatile memories are defined within the ICs, and locking is performed by adding gates to selected signals via keys stored in these memories. Post-production, each IC is activated by loading the correct keys. However, an adversarial manufacturer can retrieve the keys using an effective SAT (Boolean Satisfiability) attack conducted on an activated IC. This attack is executed by exploiting the scan chain structure, designed to enhance IC testability. One way to prevent SAT attacks is to restrict the adversary from effectively utilizing the scan chain. Incorporating cryptographic algorithms into the scan chain renders it impossible for SAT solvers to identify the keys. However, adding supplementary cryptographic modules significantly increases hardware overhead. In this study, the proposed design is presented with a low hardware cost by enabling the existing scan chain structure to execute the Trivium algorithm, rather than adding an external module. By integrating Trivium into the scan chain, a corresponding hash for each test output pattern is exported at the cost of additional test time. This method enables secure production, functional, and field testing by untrusted entities.
Benzer Tezler
- FPGA ile özel amaçlı bir giriş/çıkış kartı emülatörü
A special purpose input/output card emulator by using FPGA
SEZEN BAL
Doktora
Türkçe
2014
Elektrik ve Elektronik MühendisliğiMarmara ÜniversitesiElektronik-Bilgisayar Eğitimi Ana Bilim Dalı
DOÇ. DR. HAYRİYE KORKMAZ
- Design of slew rate controlled differential output driver
Yükselme eğimi kontrollü farksal çıkış sürücüsü tasarımı
ATILIM ERGÜL
Yüksek Lisans
İngilizce
2015
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiElektronik ve Haberleşme Mühendisliği Ana Bilim Dalı
PROF. DR. ALİ TOKER
- III-V yarıiletkenlerle nanotel üretilmesi ve bazı karakteristikleri
Synthesis III-V compound semiconductor nanowires and some characteristics
ÖMER DEMİÇ
Yüksek Lisans
Türkçe
2011
Fizik ve Fizik MühendisliğiGaziosmanpaşa ÜniversitesiFizik Ana Bilim Dalı
YRD. DOÇ. DR. SALİH SAYGI
- Fin hat yapısının analizi ve fin hat filtreleri
Analysis of fin line structures and fin line filters
AZİZ GEDİZ SEZGİN
Yüksek Lisans
Türkçe
1991
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiPROF.DR. ERCAN TOPUZ
- Micromagnetic modeling and demonstration of wide bandwidth and ultralow power skyrmion-based spintronic devices and circuits
Geniş bantlı ve ultradüşük güç tüketen skyrmion temelli spintronik aygıt ve devrelerin mikromanyetik modellenmesi ve ispatlanması
ARASH MOUSAVI CHEGHABOURI
Doktora
İngilizce
2023
Elektrik ve Elektronik MühendisliğiKoç ÜniversitesiElektrik ve Elektronik Mühendisliği Ana Bilim Dalı
Assist. Prof. Dr. MEHMET CENGİZ ONBAŞLI