Geri Dön

Designing for testability in VLSI CMOS integrated circuits and implementations on a standard-cell designed IC

Başlık çevirisi mevcut değil.

  1. Tez No: 15556
  2. Yazar: CANSET KARAERKEK
  3. Danışmanlar: DOÇ.DR. MURAT AŞKAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Test Edilebilirlik İçin Tasarım, CMOS Testi, Çok Büyük Ölçekte Tümleştirilmiş Tümdevre Testi, Tarama Yöntemi, imza Analizi, Design For Testability, CMOS Testing, VLSI Testing, Scan Design, Signature Analysis, Built-in Self-test
  7. Yıl: 1991
  8. Dil: İngilizce
  9. Üniversite: Orta Doğu Teknik Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Belirtilmemiş.
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 111

Özet

oz VLSI CMOS TÜMDEVRELERDE TEST EDİLEBİLİRLİK İÇİN TASARIM VE STANDART HÜCRELER İLE TASARLANMIŞ BİR TÜMDEVRE ÜZERİNDE UYGULAMALAR KARAERKEK, Canset Yüksek Lisans Tezi, Elektrik ve Elektronik Müh. Böl. Tez Yöneticisi: Doç. Dr. Murat AŞKAR Eylül 1991, 111 Sayfa Bu çalışmada standart hücreler ile tasarlanmış bir sayısal entegre devre, test edilebilirlik için tasarım yöntemleri uygulanarak yemden tasarlanmıştır, ilk aşamada yapısallaşmış ve sayısal devrelere genel olarak uygulanabilir test edilebilirlik için tasarım yöntemlerinden tarama yöntemi devreye uygulanmıştır. Test süresinde devrede bir tarama yolu oluşturulmaktadır. Devrenin çevresinde de giriş çıkış bacakları ile bağlantılı bir çevre tarama özelliği eklenmiştir. Amaçlar, devre içindeki düğüm noktalarının kontrol edilebilme ve gözlemlenebilme özellilerinin arttırılması, test verüerinin üretiminin kolaylaştınlmasıdır. ikinci aşamada, oluşturulan tarama yolu kullanılarak entegre devreye kendi kendini test edebilme özelliği kazanctalmıştır. Bir test verisi üreteci seri olarak devreye test değerlerini sağlamaktadır. Tarama yoluna yerleşen değerler devreye uygulanır ve sonuçlan yine tarama yolu ile devre dışına taşınır. Devrede bir adet tarama yolu kuUanılmıştır. Bu işlem veri üretecinin sağladığı tüm değerler için tekrar edilir. Tarama yolundan seri olarak çıkan değerler bir imza analizi devresine giderken yeni değerler tarama yoluna girer.

Özet (Çeviri)

ABSTRACT DESIGNING FOR TESTABILITY IN VLSI CMOS INTEGRATED CIRCUITS AND IMPLEMENTATIONS ON A STANDARD-CELL DESIGNED IC KARAERKEK, Canset M.S. in Electrical and Electronics Engineering Supervisor: Assoc. Prof. Dr. Murat AŞKAR September 1991, 111 pages In this study a digital IC designed with standard-cells is redesigned implementing the design for testability techniques. In the first step, the scan design technique, which is a structured DFT technique and generally applicable to sequential circuits, is applied to the circuit. A scan path is formed in the circuit in the test mode. A boundary scan feature for the input and output pins is incorporated. The aims are improving the controllability and observability of the internal states of the sequential circuit, the simplification of the generation of test vectors. In the second step, a built-in self-test feature is added to the design by making use of the scan path developed. A pseudo-random pattern generator provides the test input patterns. After the scan test data is placed in the scan path, the circuit clock for normal mode operation is enabled. The circuit responses that are propagated through the combinational circuitry are captured by the same scan path flip-flops. A single scan path is used in the design. The operation is repeated for all the data provided by the pattern generator. While the captured data is shifted out, new data is shifted in. The output data is compacted by a serial input signature analysis register.

Benzer Tezler

  1. Tez No

    22079

    IEEE 1149.1 standardı kullanarak test edilebilir lojik devre tasarımı

    Testable lojik circit design by using IEEE 1149.1 standard

    A.BETÜL TUNCER

    Yüksek Lisans

    Türkçe

    Türkçe

    1992

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    PROF. DR. AHMET DERVİŞOĞLU

  2. Tez No

    6556

    Design and testing of a microprocessor compatible 128-bit correlator chip

    Başlık çevirisi yok

    SATILMIŞ TOPÇU

    Yüksek Lisans

    İngilizce

    İngilizce

    1989

    Elektrik ve Elektronik Mühendisliğiİhsan Doğramacı Bilkent Üniversitesi

    DOÇ. DR. ABDULLAH ATALAR

  3. Tez No

    397872

    Emniyet kritik yazılım test edilebilirliğinin iyileştirilmesi

    Improving testability of safety-critical software

    ONUR ÖZÇELİK

    Yüksek Lisans

    Türkçe

    Türkçe

    2015

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrolİstanbul Teknik Üniversitesi

    Bilgisayar Mühendisliği Ana Bilim Dalı

    DOÇ. DR. DENİZ TURGAY ALTILAR

  4. Tez No

    29947

    Slicing approach to specification for testability in LOTOS

    LOTOS'da test edilebilirlik için belirtime dilimleme yaklaşımı

    AHMET FEYZİ ATEŞ

    Yüksek Lisans

    İngilizce

    İngilizce

    1993

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrolİhsan Doğramacı Bilkent Üniversitesi

    Bilgisayar Mühendisliği Ana Bilim Dalı

    DOÇ. DR. BEHÇET SARIKAYA

  5. Tez No

    889906

    Sanal gerçeklik ile robot kol kontrol ve simülasyonu

    Control and simulation of a robotic arm with virtual reality

    EDA DERYA TOPER

    Yüksek Lisans

    Türkçe

    Türkçe

    2024

    Elektrik ve Elektronik Mühendisliğiİstanbul Üniversitesi-Cerrahpaşa

    Elektrik ve Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. FIRAT KAÇAR

Geri Dön