Geri Dön

Low density parity check decoder implementations

Low density parity check decoder uygulamaları

  1. Tez No: 200231
  2. Yazar: RUKİYE GÜLDALI
  3. Danışmanlar: PROF. GÜNHAN DÜNDAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2007
  8. Dil: İngilizce
  9. Üniversite: Boğaziçi Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Sistem ve Kontrol Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 68

Özet

Low Density Parity Check (LDPC) kodlar, gürültülü kanallarda sayısal veri iletiminde olusabilecek hataların düzeltilmesinde kullanılan lineer blok kodlardır. Sayısal yayın, fiber optik iletisim sistemleri, kablosuz iletisim ağları gibi yüksek hızlı sayısal veri iletim sistemlerinde kullanılan LDPC kodları, çok yüksek hata düzeltme oranları sağlamaktadır. Bu özelliklerinden dolayı pek çok arastırmaya konu olan LDPC kodlarının çözülmesi için toplam çarpım algoritması adında yinelemeli bir algoritma kullanılır. Bu algoritma hem olasılık tanım alanında hem logaritma tanım alanında kullanılabilir fakat donanım tasarımına uygunluğu nedeniyle logaritma tanım alanındaki kullanımı yaygındır. Bu master tezinin içeriği logaritma tanım alanında toplam çarpım algoritmasının değisik varyasyonları donanım yapılarının tasarlanmasıdır. Hata düzeltmede daha iyi oldukları bulunduğundan, tasarımlarda düzgün olmayan eslik kontrol matris yapısı kullanılmıstır. Matris parametreleri programlanabilen LDPC kod çözücüler, paralel mimari kullanılarak tasarlanmıstır. Ayrıca toplam çarpım algoritmasının bir varyasyonu için yarı paralel ve seri mimariler de kullanılarak tasarımlar yapılmıstır. Tasarımlar VHDL adı verilen donanım tasarım dili kullanılarak olusturulmustur. Daha sonra tasarımlar, VHDL testbenchler ve MATLAB kullanılarak olusturulmus giris verisi kullanılarak olusturulan doğrulama ortamında, Cadence NCSIM lojik simülatörle simule edilmistir. Simülasyonların sonucunda her bir tasarım için değisik isaret gürültü oranlarında bit hata oranı değerleri elde edilmistir. Ayrıca tasarımlar Synopsys Design Compiler devre sentez programı kullanılarak 65 nm teknolojisinde sentezlenmis ve her tasarım için alan bilgileri elde edilmistir. Son olarak devrelerin tahmini güç değerleri Synopsys Power Compiler programı kullanılarak bulunmustur. Sonuç olarak, kod çözücü tasarımları, bit hata oranı performansı, alan ve güç harcaması özelliklerine göre karsılastırılmıstır.

Özet (Çeviri)

Low density parity check (LDPC) codes are linear block codes used for error correction mostly in high speed digital communication systems like digital broadcasting, optical fiber communications and wireless local area networks. LDPC codes have been subject to extensive research because of their significant performance in error correction. LDPC codes are mainly decoded using an iterative algorithm called sum product algorithm. This algorithm can be implemented in both probability and log domains. Since it is more suitable for hardware, sum product algorithm is commonly implemented in log-domain. The work done in this MS thesis is hardware implementation of LDPC decoders for variations of sum product algorithm in log-domain. Irregular LDPC codes which were found to be better in error correction were used in all implementations. Decoders were designed configurable for usage of different parity check matrices. All decoders were implemented using parallel architecture and one of the variations of the algorithm was also implemented using serial and semi-parallel architectures. Decoders were implemented in VHDL (VHSIC Hardware Description Language). Functional verification was made by running simulations, using Cadence NCSIM simulator, a top-level VHDL testbench and input stimuli generated using MATLAB. As the result of the simulations, bit error rate (BER) values for different signal to noise ratio (SNR) values were found for each decoder implementation. The implementations were synthesized to logic gates in 65 nm technology. Area reports were generated using the synthesis tool, Synopsys Design Compiler. Finally, the power estimation was done for each decoder implementation using Synopsys Power Compiler tool. As the result of the analysis, the decoder implementations are compared according to their BER performance, area and power consumption.

Benzer Tezler

  1. FPGA üzerinde 5G uyumlu düşük yoğunluklu eşlik denetim kod çözücü gerçeklenmesi

    Implementation of 5G compatible low density parity check decoder on FPGA

    BARIŞ BİLGİLİ

    Yüksek Lisans

    Türkçe

    Türkçe

    2022

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    PROF. DR. SIDDIKA BERNA ÖRS YALÇIN

    PROF. DR. ALİ EMRE PUSANE

  2. Kutupsal kodlar ve uydu iletişimindeki başarımı

    Polar codes and their performance in satellite communication

    OĞUZHAN AYDOĞAN

    Yüksek Lisans

    Türkçe

    Türkçe

    2022

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    PROF. DR. İBRAHİM ALTUNBAŞ

    DOÇ. DR. ALİ EMRE PUSANE

  3. Improving the error floor performance of LDPC codes

    LDPC kodlarının hata zemini performansını geliştirmek

    ABDULLAH SARIDUMAN

    Doktora

    İngilizce

    İngilizce

    2020

    Elektrik ve Elektronik MühendisliğiBoğaziçi Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. ALİ EMRE PUSANE

    PROF. DR. ZEKİ CANER TAŞKIN

  4. Improve of wireless system using low density Parity check codes based on min-sum decoder

    Min-sum dekodere dayalı düşük yoğunluk Parity kontrol kodları kullanarak kablosuz bir sistemin iyileştirilmesi

    BUTHEENA KADHIM

    Yüksek Lisans

    İngilizce

    İngilizce

    2022

    Elektrik ve Elektronik MühendisliğiÇankırı Karatekin Üniversitesi

    Elektrik ve Elektronik Mühendisliği Ana Bilim Dalı

    DOÇ. DR. FATİH KORKMAZ