Geri Dön

Digital Background Calibration for Capacitor Mismatch and Gain Errors in Pipeline ADCs

Kapasitör Uyumsuzluğu ve Kazanç Hataları İçin Arka Plan Sayısal Kalibrasyonu

PDF İndir

  1. Tez No: 553554
  2. Yazar: ENVER DERUN KARABEYOĞLU
  3. Danışmanlar: DR. ÖĞR. ÜYESİ TUFAN COŞKUN KARALAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2019
  8. Dil: İngilizce
  9. Üniversite: İstanbul Teknik Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektronik-Haberleşme Eğitimi Ana Bilim Dalı
  12. Bilim Dalı: Elektronik Bilim Dalı
  13. Sayfa Sayısı: 97

Özet

Analog sayısal çeviriciler (A/S), analog ve sayısal elektronik dünyasının en önemli elemanlarından biridir. Sensörlerden ya da transdüserlardan çıkan analog veri sayısal olarak işlenmesi gerektiğinde ya da entegre devreler arasında uzun radyo dalgalarıyla haberleşilmesi gerektiğinde ihtiyaç duyarız. A/S çeviriciler, sürekli analog işaretlerini örnekle, karşılaştır ve sayısal olarak kodla esasına dayanarak çalışır. Bir saniye içinde yapılan dönüşüm sayısı örnekleme frekansını gösterir. Çözünürlük ise analog girişdeki en küçük değişime karşılık, çıkışında sayısal kod farklılık oluşturma yeteneğidir. Bir çok farklı tekniğin kullanıldığı bu alanda, performans gereksinimleri uygulamaya göre değişiklik gösterir. Bu sebeple, çeviricilerin statik ve dinamik davranışları göz önüne alınarak çeşitli performans kriterleri oluşturulmuştur. Statik yani DC davranış olarak belirlenen performans ölçütleri ofset, kazanç hatası, INL, DNL ve kayıp kod parametreleridir. Dinamik yani AC hataları belirlemek için kullanılan ölçütler ise işaret gürültü oranı (SNR), dallarından arındırılmış hareketli aralık (SFDR), total harmonik bozukluk (THD) ve etkin bit sayısı (ENOB) parametreleridir. Boru hattı tipi analog sayısal çeviriciler, geniş banta sahip analog giriş sinyallerini yüksek hız ve çözünürlükte dijital alanına dönüştürebilmesinden dolayı diğer çevirici türlerinden ayrılır. Bu topolojinin popülerliğini sağlayan etmenler ise görece kolay ve tekrar eden etapları içermesidir. Mobil sistemler, CCD görüntüleme, dijital alıcılar, bazı istasyonları, dijital video, xDSL, kablolu modem ve hızlı Ethernet bu tip çeviricilerin tercih edildiği alanlardır. Bu geniş kullanımı sebebiyle, son 20 yıldır, araştırmacılar çeviricinin performansına yönelik çalışmalarını sıklaştırmışlardır. Derin mikron altı teknoloji beraberinde getirdiği düşük kazanç, düşük güç kaynağı ve transistör uyuşmazlığı, çevirici tasarımlarında lineerliği daha zor bir hale getirmiştir. Kapasitörlerde oluşan uyuşmazlık ve düşük DC kazançlı yükselticiler boru hattı tip çeviricilerde baskın hata kaynaklarıdır. Yüksek kazanç sağlamak amacıyla yapılan çok katlı yükselticiler, kazanç hızlandırması ve uzun kanal boylu transistor kullanımı gibi analog teknikler hem verim olarak düşük kalırken, hem de yüksek güç tüketimine de sebep olurlar. Bunun yerine, hali hazırda çıkışı sayısal olan çevircinin, bitlerini manipule ederek hatalardan kurtulunabilir. Bu durum aynı zamanda analog tasarım gerekliliklerini rahatlatır. Sayısal kalibrasyon, çeviricinin çalışma operasyonunu kesip kesmemesine bağlı olarak, ön plan kalibrasyonu ve arka plan kalibrasyonu olarak ikiye ayrılır. Ön plan sayısal kalibrasyonunda, A/S çeviricisinin normal çalışması durdurulur ve kalibre edilmek istenen etaba bilinen bir giriş sinyali uygulanır. Çevirici sonucuyla, beklenen optimum çevirici sonucu karşılaştırılır. Böylece hatalar ölçülüp, düzeltilebilir. Bu tekniğin avantajı az sayıda saat döngüsüne ihtiyaç duymasıdır. Arka plan sayısal kalibrasyonunda ise çevirici operasyonu kesintiye uğramadan hata kaynakları durmaksızın ölçülüp düzeltilir. Zamanla değişen sınırlı DC yükseltici kazancı gibi hata kaynakları için kullanılır. Bir çok arka plan kalibrasyon tekniği bir test sinyalinin enjeksiyonu ya da çeviricinin farklı modlara geçmesi ya da ekstra bir başka çevirici kullanılmasını içerir. Ön plan kalibrasyonun aksine, bu teknik daha fazla sayıda saat döngüsünden sonra sonuç verir. Çalışma kapsamında ilk olarak, 8 tane 1.5 bitlik boru hattı tipli etap ve 3 bit paralel karşılaştırıcı dönüştürücüden oluşan 11 bitlik bir çeviricinin benzetimi MATLAB/Simulink ortamında tasarlanmıştır. Bu benzetimde, alt paralel karşılaştırıcı, alt sayısa analog (S/A) çeviricisi ve kalıntı yükselticisi kendi içinde barındırdığı ideal olmayan devre koşulları ile birlikte ele alınmıştır. Kalıntı yükseltici için sınırlı DC kazancı, bant ve yetişme hızı, kapasitör uyumsuzluğu, termal, titreşim ve anahtarlama gürültüsü, anahtarlama sırasında oluşan yük enjeksiyonu ve saat geçiş beslemesi, karşılaştırıcılarda statik ve dinamik ofset ve son olarak saat işaretinde sapma etkileri kullanılan devre topolojisi incelenerek matematiksel olarak formulize edilmiş ve modellenmiştir. Parametre değerleri, 115E752 TUBİTAK projesinde tasarlanan boru tipi analog dijital çeviricisinden alınmıştır. Oluşturulan model 44.55 dB işaret gürültü oranı ve 46.92 dB dallarından arındırılmış hareketli aralık sahiptir. Maksimum DNL ve INL sırasıyla +1.26/-1 LSB ve +15.5/-13.71 LSB olarak ölçülmüştür. Bu modelin yanında, Cadence Virtuoso programında önerilen ADC modeli tasarlanmıştır. Bu modelde, alt paralel karşılaştırıcı dönüştürücü ve alt S/A dönüştürücü Verilog A blokları ile oluşturulmuştur. Bir uçtan diğer uca dönen çarpıcı sayısal analog çeviricisi modeli ise topolojiye uygun bir biçimde ideal direnç, kondansatör ve anahtar gibi elemanlar ile elde edilmiştir. Bu model ideal davranış sergilemekte sadece kalibrasyon bloğu tarafından düzeltilecek hata cinsleri eklenebilmektedir. Bu çalışmada, kapasitör uyumsuzluğundan ve yükselticinin sınırlı DC kazanç etkisinden dolayı oluşan hataları gidermek amacıyla bir sayısal arka plan kalibrasyon yöntemi geliştirilmiştir. Önerilen metod, bir boru hattı tipli etabında oluşan kalıntı sinyalinin, davranışı bilinen bir sözde rasgele sayı dizisi ile korele edilmesine dayanır. Bu sayı dizisi ilk olarak ilglili bloğun alt sayısal analog çeviricisine enjekte edilir. Pozitif ve negatif değer alan sözde rasgele sayının genliğinin, kalıntı sinyalinde belirebilmesi için, 3 S/A dönüştürücü çıkış seviyesi 5'e çıkarılır. Bloklarda üretilen sayısal bitler hizalandıktan sonra, çeşitli kodlayıcılarla kalıntı sinyali sayısal olarak temsil edilir. Bu sayısallaştırılmış kalıntıdan daha önce enjekte edilmiş sözde rastgesel sinyal çıkarılıp, korele edilir. Korele edilen sinyallerin ortalaması ise bloklardaki hatayı tahmin eder. Bu işlemde ki en önemli şart, sözde rasgele sayı dizisinin ortalamasının 0 olması ve herhangi bir etabın kuvantumlama gürültüsü ile korele olmamasıdır. Ardından tahmin edilen hata sonucuna göre, sayısallaştırılmış kalıntılar düzeltilir. İlk boru tipli etaplarda oluşan hataların A/S sonucuna etkisi daha fazla olduğu gözlemlendiğinden dolayı, kalibrasyon ilk 3 etaba uygulanmıştır. Kalibrasyon algoritmasında yer alan, sözde rasgele sayı dizisi üretimi, toplayıcı operasyonu, Wallace toplayıcısı ve Booth paralel çarpıcısı dizaynları detaylarıyla aktarılmıştır. Tasarım IHP 0.13um Bi-CMOS teknolojisine ait standart hücreler kullanarak bir HDL dili olan Verilog modelleriyle oluşturulmuştur. RTL compiler kullanılarak sentezlenen tasarımın, kırmık üzerinde fiziksel olarak oluşumu Encounter programıyla yapılmıştır. NCsim ortamında yapılan davranışsal, sentez sonrası ve layout sonrası simülasyonlar ile kalibrasyon gerçeklenmesi doğrulanmıştır. Tasarımın kapladığı alan 0.37mm x 0.36mm olup en fazla 250 MHz'lik saat işareti ile çalışabilmektedir. Yapılan simülasyonlar sonucunda, kalibrasyon bloğunda ortalaması alınan örnek sayısı artışı, hata tahmini başarısını arttırdığı gözlenmiştir. 216 taneden daha az alınan örnek sayılarında kalibrasyon hata tahminin yanlış olduğu ve çevirici doğruluğunu arttırmak yerine daha fazla düşürdüğü görülmüştür. Tahmin yakınsama süresi ve verimlilik göze alındığında, uygun örnek aralığı 224 ile 229 arasında bulunmuştur. İlk testte, Simulink modelinde oluşturulan çeviriciden üretilen bitler, Verilog koduyla gerçeklenen kalibrasyon bloğu tarafından işlenmiştir. 250 MHz örnekleme frekansında, 229 örnek alınarak yapılan 3 etap kapasitör uyumsuzluğu ve kazanç hatası kalibrasyon simülasyonunda, işaret gürültü oranı 53.78 dB ve 51.94 dB dallarından arındırılmış hareketli aralık ölçülmüştür. Etkin bit sayısında ise 1.24 bitlik bir yükseliş yakalanmıştır. Maksimum DNL +0.62/-0.92 LSB olarak ölçülür iken, maksimum INL +5.65/-3 LSB olarak ölçülmüştür. İkinci testte ise, Cadence Virtuoso ortamında oluşturulan model sonucunda üretilen bitler kalibrasyon bloğu tarafından işlenmiştir. Bu simülasyonda, sadece ilk 3 boru hattı tipi kısıma kapasitör uyumsuzluğu ve DC kazanç hatası tanımlanmıştır. Kalibrasyon sadece ilk bloğun hatasını düzeltmiştir. İşaret gürültü oranı 58.48 dB'den 62.12dB'ye çıkarken, dallarından arındırılmış hareketli aralık 60.92 dB'den 71.71 dB'ye yükselmiştir. Maksimum INL -4.88 LSB'den -0.3 LSB'ye düşerken, DNL -0.36 LSB'den -0.33 LSB'ye düşmüştür.

Özet (Çeviri)

Pipeline analog to digital converters are favorable for telecommunication and instrumentation systems, where wide bandwidth high frequency analog input signals are converted to high resolution digital signals. However, they suffer from multiple non-linearities such as capacitor mismatch and finite DC gain of residue amplifiers. Such errors spoils the digital output signal and degrades the converter performance. Even though analog techniques such as multiple stage amplifiers, gain boosting and using long channel transistors minimize errors, they cause huge power consumption and analog complexity. Instead of this, these source of errors can be calibrated in digital domain with less power and complexity. In this dissertation, first of all, the model of 8 pipeline stages and 3 bit flash ADC was designed in MATLAB/Simulink. The model includes flash ADC, sub-ADC and MDAC which is combination of sub-DAC, residue amplifier and subtraction operation with their non-ideal conditions. Finite DC gain, bandwidth and slew rate effect, capacitor mismatches, thermal, flicker and switching noises, charge injection and clock feedthrough during switching, static and dynamic offsets in comparators and jitter effect were analyzed respect to circuit topologies, formulized and modeled. The parameters are referenced by115E752 TUBITAK project. 44.55 dB SNR and 46.92 dB SFDR is measured at 250MHz sampling rate. Maximum DNL and INL are found as +1.26/-1 LSB and +15.5/-13.71 LSB respectively. In addition to this model, example ADC model were also designed in Cadence Virtuoso. While sub-ADC and sub-DAC were modeled with Verilog A, MDAC was modeled by using ideal element such as resistors, capacitors and switches according to flip-around topology. This model behaves ideally except the case where values of capacitors and gain of residue amplifier are different from their ideal values. To eliminate capacitor mismatches and finite DC gain error of residue amplifier, a digital background calibration is proposed. This technique is based on correlation between residue amplifier output and a known zero mean pseudo random sequence which is injected to sub-DAC of related stages. The calibration algorithm is applied for the first 3 pipeline stages. The details of PR sequence generator, accumulator and Booth multiplier with Wallace tree are given in this study. Design flow of calibration was implemented with description of Verilog HDL. While RTL compiler synthesized design by using standard cell library of IHP 0.13um Bi-CMOS process, place and route was made at the environment of Encounter. In addition, calibration algorithm was verified by simulating behavioral, post synthesis and post layout simulations. The die area is 0.37mm x 0.36mm with 250 MHz maximum operating frequency. In consequence of simulations, PR sequence length or sample number processed by calibration that can be enough to estimation value converge its ideal value, was determined between 224 and 229. First simulation was performed with Simulink model of ADC and Verilog code of calibration. Signal to noise ratio was measured as 53.78 dB from simulation which was made at 250 MHz sampling rate with 229 sample. Effective number of bit was increased as 1.24 bit. Maximum INL and DNL were found as +5.65/-3 LSB and +0.62/-0.92 LSB respectively. In second test in Cadence, first three stages have errors and only first stage was calibrated. While SNR and SFDR increased to 62.12 dB and 71.71 dB from 58.48 dB and 60.92 dB respectively, INL and DNL decreased to -0.3 LSB and -0.33 LSB from -4.88 LSB and -0.36 LSB respectively.

Benzer Tezler

  1. Tez No

    534851

    Time interleaved sar adc design with background calibration

    Ayrık zamanlı ardışık yaklaşımlı analog sayısal çevirici tasarımı ve kalibrasyonu

    MUHAMMED YASİN ADIYAMAN

    Yüksek Lisans

    İngilizce

    İngilizce

    2018

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    DR. ÖĞR. ÜYESİ TUFAN COŞKUN KARALAR

  2. Tez No

    783612

    Design and implementation of an 11-bit 50 MS/s flash-assistedsuccessive approximation register adc

    11-bit 50 MS/s flaş destekli ardışıl yaklaşımlı analog sayısal çeviricinin tasarımı ve uygulanması

    FATİH MADEN

    Yüksek Lisans

    İngilizce

    İngilizce

    2023

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    DOÇ. DR. TUFAN COŞKUN KARALAR

  3. Tez No

    2179

    Hidrofoillerde derinlik ve kat-kat etkisinin incelenmesi

    An Investigation of depth and cascade effect on hydrofoils

    AYDIN ŞALCI

    Doktora

    Türkçe

    Türkçe

    1984

    Gemi Mühendisliğiİstanbul Teknik Üniversitesi

    PROF. DR. KEMAL KAFALI

  4. Tez No

    419034

    8-BIT 1 GS/S ADC architecture and 4-BIT flash ADC for +10 GS/S time interleaved ADC in 65nm CMOS technology

    +10 GS/S zaman aralıklı ADC için 65nm CMOS teknolojisinde 8-BIT 1 GS/S ADC yapısı ve 4-BIT flash ADC

    ALPER AKDİKMEN

    Yüksek Lisans

    İngilizce

    İngilizce

    2015

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    PROF. DR. MÜŞTAK ERHAN YALÇIN

  5. Tez No

    846929

    Lazer projektörlü ızgara projeksiyon sisteminin doğruluğunun araştırılması

    Investigation of the accuracy of Fringe projection system with laser projector

    BURAK ÖZBAY

    Yüksek Lisans

    Türkçe

    Türkçe

    2024

    Elektrik ve Elektronik Mühendisliğiİstanbul Medeniyet Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. ZEHRA SARAÇ

Geri Dön