Analog layout generation for silicon compilation
Silikon derleme için analog serim üretimi
- Tez No: 65044
- Danışmanlar: DOÇ. DR. SİNA BALKIR
- Tez Türü: Yüksek Lisans
- Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
- Anahtar Kelimeler: Belirtilmemiş.
- Yıl: 1997
- Dil: İngilizce
- Üniversite: Boğaziçi Üniversitesi
- Enstitü: Fen Bilimleri Enstitüsü
- Ana Bilim Dalı: Belirtilmemiş.
- Bilim Dalı: Belirtilmemiş.
- Sayfa Sayısı: 60
Özet
KISA ÖZET Bu tezde SPICE devre tanım girdilerinden tümdevre serimlerinin otomatik sentezi için bir algoritma sunulmuştur. Serim üretecimiz ALG temelde üç parçadan oluşmaktadır: bölümleyici, yerleştirici ve yol atayıcı. Bölümleme işlemi ister yapay sinir ağlan ile, istenirse bilinen Kernighan-Lin yöntemiyle gerçeklenmektedir. Devre bölümlemede Kohonen tipi yapay sinir ağlan kullanımı bildiğimiz kadarıyla literatürde ilk defa yer almaktadır. Bu bölümleme yöntemleriyle elde edilen sonuçlar son serimde elde edilen başarım bazında karşılaştırılmıştır. Yerleştirme işlemi ya bölümleyiciden gelen sonuçlar ışığında hiyerarşik bir şekilde, ya da benzetimsel tavlama yöntemiyle gerçeklenmiştir. İstenilen noktaya ulaşıncaya kadar herhangi bir yöntemle elde edilen sonuçlar diğer bir yönteme girdi olarak verilebilir. Yol atayıcı olarak, bilinen labirent yol atayıcı yöntemi kullanılmaktadır. ALG kullanılarak elde edilen örnek selimler de bu tezde sunulmuştur.
Özet (Çeviri)
IV ABSTRACT In this thesis, we present an algorithm for the automatic synthesis of IC layouts from circuit descriptions provided as SPICE netlists. Our analog layout generator (ALG) consists of three main engines; namely partitioner, placer and router. The partitioning operation is achieved by either neural networks or by the standard Kernighan-Lin algorithm. The use of Kohonen type neural networks for circuit partitioning has appeared for the first time in literature to the best of our knowledge. The results of these partitioning algorithms for the performance of the final layout have been compared. Placement is either achieved in a hierarchical manner from the partitioner or through simulated annealing. The results from either one of these algorithms can be used as a starting point for the other until a desired point is reached. The router uses standard maze routing algorithms. Sample layouts obtained from ALG are also shown in the thesis.
Benzer Tezler
- Novel design methods for analog design automation tools
Analog tasarım otomasyonu için özgün tasarım yöntemleri
GÖNENÇ BERKOL
Yüksek Lisans
İngilizce
2015
Elektrik ve Elektronik MühendisliğiBoğaziçi ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
PROF. DR. GÜNHAN DÜNDAR
YRD. DOÇ. DR. İSMAİL FAİK BAŞKAYA
- Voltage controlled oscillator based low supply voltage microbolometer readout circuit
Gerilim kontrollü salıngaç tabanlı düşük kaynak gerilimli mikrobolometre okuma devresi
MEHMET ALİ GÜLDEN
Doktora
İngilizce
2021
Elektrik ve Elektronik MühendisliğiAnkara Yıldırım Beyazıt ÜniversitesiElektrik-Elektronik Mühendisliği Ana Bilim Dalı
DOÇ. DR. ENVER ÇAVUŞ
DR. ÖĞR. ÜYESİ ERTAN ZENCİR
- Quadrature signal generation in 5-6GHz range using SiGe BICMOS process
5-6GHz aralığında SiGe BICMOS proses kullanılarak 90 derece faz farklı işaret üretimi
PINAR TAŞCI
Yüksek Lisans
İngilizce
2002
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiElektronik ve Haberleşme Mühendisliği Ana Bilim Dalı
DOÇ. DR. ALİ TOKER
- 8 Gbps LVDS transmitter design in 22 nm FD-SOI for high speed chip-to-chip communication interfaces
Çipten çipe yüksek hızlı haberleşme arayüzleri için 22 nm FD-SOI teknolojisinde 8 Gbps LVDS verici tasarımı
ALPER KURT
Yüksek Lisans
İngilizce
2024
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiElektronik ve Haberleşme Mühendisliği Ana Bilim Dalı
DR. ÖĞR. ÜYESİ AHMET TEKİN
- Analog layout generation
Analog tümdevre için serim oluşturumu
ENDER YILMAZ
Yüksek Lisans
İngilizce
2006
Elektrik ve Elektronik MühendisliğiBoğaziçi ÜniversitesiElektronik Mühendisliği Ana Bilim Dalı
PROF. DR. GÜNHAN DÜNDAR