Geri Dön

Performance improvement of VLSI circuits with clock scheduling

Saat zamanlaması ile VLSI tümdevrelerde başarımın iyileştirilmesi

PDF İndir

  1. Tez No: 255574
  2. Yazar: KEREM KAPUCU
  3. Danışmanlar: PROF. DR. MURAT AŞKAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2009
  8. Dil: İngilizce
  9. Üniversite: Orta Doğu Teknik Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 103

Özet

Bu çalışmada, senkron devrelerin saat hızları ve tepe güç tüketimlerinin, saat zamanlaması kullanılarak iyileştirilmesi amaçlanmıştır. Saat periyodunu küçültmek için, çevrim aşırma yöntemi kullanılmıştır. Bu yöntemde, yazmaçların saat zamanlaması ayarlanarak, devrenin hızlı birleşimsel bölümlerinden arta kalan zaman, daha yavaş birleşimsel bölümlere aktarılmaktadır. Saat zamanlaması sistemi, senkron devrelerin sorunsuzca çalışabileceği en düşük saat periyodunu belirler. Devrenin, en düşük saat periyodu ile çalışması için, her bir yazmacın zamanlaması ayarlanır. Saat periyodu küçültme yönteminin kesinliğini artırmak için, devre elemanlarının yayılma gecikmesinin sığal yük ile değişimi modellenmiştir. Benzetim sonuçlarına göre, saat zamanlaması sistem tarafından yapılan devrelerde %45'e varan hızlanma gözlenmiştir. Tepe güç tüketiminin azaltılması için, devre elemanlarının anahtarlama akımlarının sığal yük ile değişimi modellenmiştir. Devre elemanlarının herhangi bir sığal yük altındaki anahtarlama güç tüketimlerini tahmin etmeye yarayan, Biçimlendirilmiş Atım Kestirimi (BAK) isimli yeni bir yöntem önerilmiştir. BAK yöntemi ile devre elemanlarının anahtarlama akımları %10'un altında normalize rms hata ile saptanabilmektedir. Takahashi'nin senkron devrelerin tepe güç tüketimini düşürmeye yarayan saat zamanlaması yöntemi, BAK yöntemi kullanılarak oluşturulmuştur. Bu yöntem ile saat zamanlaması yapılan devrelerin, tepe güç tüketimleri, %73'e varan oranlarda düşürülmüştür.

Özet (Çeviri)

Clock scheduling is studied to improve the performance of synchronous sequential circuits. The performance improvement covers the optimization of the clock frequency and the peak power consumption, separately. For clock period minimization, cycle stealing method is utilized, in which the redundant cycle time of fast combinational logic is transferred to slower logic by proper clock skew adjustment of registers. The clock scheduling system determines the minimum clock period that a synchronous sequential circuit can operate without hazards. The timing of each register is adjusted for operation with the minimum clock period. The dependence of the propagation delays of combinational gates on load capacitance values are modeled in order to increase the accuracy of the clock period minimization algorithm. Simulation results show up to 45% speed-up for circuits that are scheduled by the system. For peak power minimization, the dependence of the switching currents of circuit elements on the load capacitance values are modeled. A new method, namely the Shaped Pulse Approximation Method (SPA), is proposed for the estimation of switching power dissipation of circuit elements for arbitrary capacitive loads. The switching current waves can accurately be estimated by using the SPA method with less than 10% normalized rms error. The clock scheduling algorithm of Takahashi for the reduction of the peak power consumption of synchronous sequential circuits is implemented using the SPA method. Up to 73% decrease in peak power dissipation is observed in simulation results when proper clock scheduling scheme is applied to test circuits.

Benzer Tezler

  1. Tez No

    338841

    FPMA design in submicron technologies with digital error correction

    Mikronaltı teknolojilerde sayısal hata düzeltimiyle FPMA tasarımı

    İSMAİL KARA

    Yüksek Lisans

    İngilizce

    İngilizce

    2013

    Elektrik ve Elektronik MühendisliğiBoğaziçi Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    YRD. DOÇ. DR. İSMAİL FAİK BAŞKAYA

  2. Tez No

    805076

    Exploration of energy efficient design methodologies: High performance vlsi adders

    Enerji tasarruflu tasarım metodolojilerinin keşfi: Yüksek performanslı vlsı (çok geniş ölçekli tümleşim) toplayıcıları

    DURSUN BARAN

    Yüksek Lisans

    İngilizce

    İngilizce

    2009

    Elektrik ve Elektronik MühendisliğiThe University of Texas at Dallas

    Elektrik ve Bilgisayar Mühendisliği Ana Bilim Dalı

    PROF. DR. VOJİN G. OKLOBDZİJA

  3. Tez No

    22079

    IEEE 1149.1 standardı kullanarak test edilebilir lojik devre tasarımı

    Testable lojik circit design by using IEEE 1149.1 standard

    A.BETÜL TUNCER

    Yüksek Lisans

    Türkçe

    Türkçe

    1992

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    PROF. DR. AHMET DERVİŞOĞLU

  4. Tez No

    423323

    Power-delay optimized VLSI threshold detection circuits and their use in parallel integer multiplication

    Güç-gecikme optimizasyonu yapılmış VLSI eşik tespiti devreleri ve paralel tamsayı çarpımlarında kullanımı

    FURKAN ERCAN

    Yüksek Lisans

    İngilizce

    İngilizce

    2015

    Elektrik ve Elektronik MühendisliğiOrta Doğu Teknik Üniversitesi

    Sürdürülebilir Çevre ve Enerji Sistemleri Ana Bilim Dalı

    DOÇ. DR. ALİ MUHTAROĞLU

  5. Tez No

    57460

    Dijital eprom yaklaşımı ile bir asenkron motor kontrolünün tasarımı

    Başlık çevirisi yok

    K.BURAK DALCI

    Yüksek Lisans

    Türkçe

    Türkçe

    1996

    Elektrik ve Elektronik MühendisliğiYıldız Teknik Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    YRD. DOÇ. DR. SELAHATTİN DİNLER

Geri Dön