Geri Dön

A sar-flash hybrıd ADC wıth adaptıve samplıng

Adaptif örneklemeli sar-flash hibrit analog sayısal çevirici

PDF İndir

  1. Tez No: 980123
  2. Yazar: YİĞİT CAN ERÇETİN
  3. Danışmanlar: DOÇ. DR. MUSTAFA BERKE YELTEN
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2025
  8. Dil: İngilizce
  9. Üniversite: İstanbul Teknik Üniversitesi
  10. Enstitü: Lisansüstü Eğitim Enstitüsü
  11. Ana Bilim Dalı: Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Elektronik Mühendisliği Bilim Dalı
  13. Sayfa Sayısı: Belirtilmemiş.

Özet

Modern elektronik sistemler, gerçek dünyadan gelen analog sinyalleri işleme, depolama ve analiz için dijital verilere dönüştürmek üzere analogdan dijitale dönüştürücülere ihtiyaç duyar. Çoğu alan, iyileştirilmiş çözünürlük ve hıza sahip ADC'lere olan talebin artmaya devam etmesiyle, ADC performansını artırmayla ilgili çeşitli sorunlar, ADC tasarımında yenilikçi tekniklerin geliştirilmesine yol açmış ve bu da hız ve doğrulukta iyileştirmelerle sonuçlanmıştır. Son yıllarda, iki veya daha fazla ADC'nin birleştirildiği hibrit ADC yapıları popülerlik kazanmıştır ve geliştirilmiş performansa sahip bir ADC sunmak amaçlanmıştır. Flash ADC'ler yüksek hızlı çalışmalarıyla değer görürken, SAR ADC'ler orta düzeyde hız, iyi doğruluk ve düşük güç tüketimi ile bilinir. SAR ve flash ADC tasarımlarını birleştiren hibrit bir ADC, her iki mimarinin avantajlarını kullanırken dezavantajlarını en aza indiren esnek ve etkili bir yaklaşım sunar. Geleneksel SAR ADC'ler, n-bit çözünürlük elde etmek için genellikle n+1 dönüştürme aşaması gerektirir. Ancak, ardışık iki örnekleme arasındaki voltaj seviyeleri birbirine yakın olduğunda, anlamlı bitlere ait birden fazla dönüştürme sonucu aynı olabilir. Bu durumda, gereksiz dönüştürme aşamaları nedeniyle dönüştürme verimliliği azalır. Bu gereksiz çevrimlerin atlanmasıyla, SAR ADC'lerin örnekleme frekansı ve genel verimliliği doğruluktan ödün vermeden artırılabilir. Ardışık yaklaştırma sürecinde, iki DAC tarafından üretilen voltaj arasındaki fark, ADC'nin en küçük anlamlı biti değerinin yarısından küçük olduğunda, birçok anlamlı bitin değeri değişmeyebilir. Bu tekrarlayan adımların tamamlanması ve bu bitlerin çözülmesi, dijital çıktıya katkı sağlamadan zaman kaybına yol açar ve önceki çevrimde elde edilenle aynı sonuçları üretir. Bu çevrimlerin akıllıca göz ardı edilmesiyle daha yüksek örnekleme frekansları ve daha iyi performans elde edilebilir. Bu tez, bu optimizasyon tekniğinin kavramını, uygulanmasını ve sağladığı avantajları incelemektedir. Bu tez, 10-bit SAR-Flash Hibrit ADC tasarımına odaklanmaktadır. SAR ADC ilk 7 en anlamlı biti belirlerken, son 3 bit flash ADC tarafından belirlenmektedir. Sistemin gereksiz dönüştürmeleri atlama yöntemini belirleyen iki farklı çalışma modu vardır. Birinci modda, SAR ADC'nin artık (residue) voltajı |LSB_SAR/2| değerinden küçük olduğunda dönüştürme durdurulur ve bir sonraki örnekleme anına kadar beklenir; bu sırada SAR bitleri korunur. Bu mod sabit örnekleme frekansına sahiptir. İkinci modda ise, iki DAC voltajı arasındaki fark |LSB_SAR/2| değerinden küçükse dönüştürme sonlandırılır ve yeni bir örnek alınır. Bu modda örnekleme frekansı giriş genliğine bağlı olarak değişir. Tüm kodlar dışında kod 0 hariç olmak üzere, dönüştürme bir çevrim önceden durdurulabilir. Kodların yarısında dönüştürme iki çevrim önceden durdurulabilir. Kodların dörtte birinde ise üç çevrim önceden durdurmak mümkündür ve bu böyle devam eder. Sisteme sabit örnekleme modu eklenmiştir, bu sayede ADC sabit örnekleme hızı gerektiren uygulamalarda da kullanılabilir. Sabit mod güvenilirlik ve tutarlılık sağlarken, değişken mod yalnızca gerektiğinde yüksek çözünürlükte veri sunar. Bu çift modlu strateji, performansı artırırken dinamik güç tüketimini azaltır. Sistem, hangi modda çalışacağını belirlemek için bir“stall”sinyali kullanır. Stall sinyali 1 olduğunda sistem sabit modda 50 MSPS hızında çalışır. Stall sinyali 0 olduğunda ise değişken modda çalışır ve hız 50 ile 150 MSPS arasında değişir. Sistem beş ana bloktan oluşur: kaba SAR ADC, hassas flash ADC, artık katı, kontrol ve dijital düzeltme devresi SAR ADC içinde üç ana yapı bulunmaktadır: diferansiyel DAC, karşılaştırıcı ve SAR mantığı. Doğruluk, güç verimliliği ve doğrusallığı artırmak; aynı zamanda kondansatör yayılımını ve yerleşme süresini azaltmak amacıyla köprü kapasitörlü diferansiyel bir SAR ADC tasarlanmıştır. SAR ADC'nin çalışması, örnekleme aşamasıyla başlar. Bu aşamada diferansiyel giriş sinyalleri, bootstrap anahtarı aracılığıyla kondansatör dizisine örneklenir. Ancak, bölünmüş kapasitör mimarisinin işleyişi idealden sapmaktadır. Bu sapma, kesirli köprü kapasitörü ile diğer kapasitörler arasındaki uyumsuzluktan kaynaklanır. Sonuç olarak, bu durum ADC'nin doğruluğunu sınırlandıran bir doğrusallık dışı (nonlineerlik) oluşturur.Hız, dinamik güç tüketimi, gürültü ve alan arasındaki tasarım tercihleri göz önünde bulundurularak, DAC birim kapasitansı 50 fF olarak seçilmiştir. Karşılaştırıcı tasarımı, bir ön yükselteç ve bir strong-arm kilit yapısını içermektedir. Tek kademeli, direnç yüklü diferansiyel yükselteç, geri tepmeli gürültüyü ve offset'i azaltmak amacıyla kullanılmıştır. SAR ADC'nin son bileşeni olan SAR mantığı, geleneksel bir kaydırmalı kayıt yapısı kullanılarak gerçekleştirilmiştir. Kontrolcü iki ana yapıdan oluşmaktadır. İlk bileşen seviye algılayıcıdır. Bu devre, dönüşüm sürecinde her çevrimde SAR ADC'nin artık voltajının |LSB_SAR/2| aralığında olup olmadığını kontrol eder. Devre, iki karşılaştırıcı ve bir kayıt elemanından (register) oluşur. Karşılaştırıcılardan biri pencerenin üst sınırını LSB_SAR/2, diğeri ise alt sınırını -LSB_SAR/2 kontrol eder. Bu kontrol, önerilen mekanizmanın çalışması açısından kritik olduğundan, tasarlanan karşılaştırıcıların offset değerleri |LSB_SAR/2|'nin oldukça altında tutulmuştur. Kontrol işleminin sonunda, Flag_SAR olarak adlandırılan çıkış sinyali oluşturularak kayıt elemanında saklanır. Kontrolcüdeki ikinci yapı, sinyal üretim devresidir. Bu devre, örnekleme sinyalini, SAR_DONE sinyalini, SAR ADC için saat etkinleştirme sinyalini, flash ADC için saat sinyalini ve Flash_DONE sinyalini üretir. Örnekleme sinyalinin üretilmesi için sonlu durum makinesi (FSM) yapısında bir devre tasarlanmıştır. Birincil saat sinyalinin gelmesini takiben, SAR ADC içindeki DAC'in yerleşme süresi ve seviye algılama bloğundaki ön yükselteç gecikmeleri dikkate alınarak Flag_SAR sinyali için gecikmeli ikincil saat CLK2 üretilir. Örnekleme sinyali ile SAR_DONE sinyalleri arasındaki çakışmayı önlemek amacıyla gecikmeli üçüncül saat CLK3 oluşturulur. SAR ADC'nin 7 bit olduğu göz önünde bulundurulduğunda, örnekleme sinyali her dokuz saat çevriminde bir kez oluşur. Örnekleme sinyali için kullanılan FSM, 0'dan 8'e kadar olan durumlar arasında geçiş yapar ve ardından tekrar 0'a döner. FSM çıkışı yalnızca 0. durumda 1 olur. SAR ADC'deki ilk karşılaştırma, örnekleme aşamasından sonraki saat çevriminde gerçekleşir. Eğer ilk karşılaştırmadan sonra Flag_SAR ve SAR_DONE sinyalleri her ikisi de 1 olursa, örnekleme sinyalinin toplam süresi üç saat çevrimi olur; çünkü sonraki örnekleme sinyali SAR_DONE sinyalinden iki saat çevrimi sonra gelir.Normalde, saat sinyali her dokuz çevrimde bir oluşur ve 50 MSPS hızında çalışır. Üç saat çevriminden sonra alınan örnek ise mimarinin sağlayabileceği en yüksek örnekleme hızı olan 150 MSPS'ye karşılık gelir. Bir diğer bileşeni, başlangıçta giriş sinyalini flash ADC'ye iletmekten sorumlu olan artık fazıdır. Örnekleme aşamasında, giriş sinyali bir birim kazançlı tampon (unity gain buffer) aracılığıyla örneklenip tutulur ve ardından SAR_DONE sinyalinin gelmesiyle birlikte flash ADC için tamponlanarak iletilir. Daha sonra, flash ADC'nin çalışması için gereken ikinci analog sinyal, SAR tarafından elde edilen bitler kullanılarak oluşturulur. Bu sinyal, 7 bitlik bir sayısaldan analoga dönüştürücü tarafından üretilir, tamponlanır ve flash ADC'ye gönderilir. Flash ADC, dört ana bileşenden oluşmaktadır: direnç merdiveni ağı, karşılaştırıcı dizisi, baloncuk hata düzeltme devresi ve öncelik kodlayıcı. Direnç merdiveni ağı, referans voltajı ile toprak arasına yerleştirilmiş özdeş dirençlerden oluşur. 3-bitlik bir Flash ADC toplamda yedi karşılaştırıcı içerir. Karşılaştırıcı tasarımı, bir ön yükselteç ve bir kilit bileşenini barındırır. Kilitlere eş zamanlı ve tutarlı saat sinyalleri sağlamak amacıyla bir saat ağacı yapısı uygulanmıştır. Sistemdeki flash ADC, örnekleme anındaki giriş sinyali ile kaba SAR ADC tarafından elde edilen bitlerle oluşturulan DAC çıkışı arasındaki artık voltajı dönüştürür. Ön yükselteç, geri tepmeli gürültü, offset, yükselteç gecikmesi ve güç tüketimi arasındaki denge göz önüne alınarak iki kademeli olarak tasarlanmıştır. Ayrıca, ön yükselteç çıkışı ile latch girişi arasına her zaman açık olan bir MOS anahtarı yerleştirilmiştir. Bu MOS anahtarı, Ron direnci ve aygıt kapasiteleri sayesinde kickback gürültüsünü azaltacak şekilde kalibre edilmiştir. Karşılaştırıcı çıkışları ilk olarak, işlem değişkenlikleri ve beklenmeyen geçici durumlar nedeniyle oluşabilecek hataların termometre kodu içinde yayılmasını önlemek için BEC devresine girer. Sonrasında, öncelik kodlayıcı bu termometre kodunu işler ve 3-bitlik ikili koda dönüştürür. Öncelik kodlayıcı olarak çoklayıcı tabanlı bir yapı kullanılmıştır. Giriş sinyali ile SAR ADC'den elde edilen dijital bitler kullanılarak oluşturulan DAC voltaj seviyesi arasındaki fark, -LSB_SAR/2 ile LSB_SAR/2 arasında değişir. Eğer giriş seviyesi SAR ADC tarafından belirlenen seviyeden yüksekse, flash ADC çıktısı SAR ADC çıkışıyla toplanır. Aksi takdirde, 3-bitlik flash ADC çıkışı çıkarılır. Her iki durumda da, dönüşümün 10-bit doğruluğu flash ADC'nin hassas işlemiyle sağlanır. İşlemler, 7-bitlik SAR ADC çıkışına üç sıfır eklenerek gerçekleştirilir. SAR ADC tarafından belirlenen seviye, bir karşılaştırıcı kullanılarak giriş sinyaliyle karşılaştırılır ve sonuç toplayıcı-çıkarıcı devresine gönderilir. Önerilen ADC'nin Maksimum DNL değerleri +0,52 ve -0,61 LSB, maksimum INL değerleri ise +0,56 ve -0,37 LSB olarak ölçülmüştür. Hızlı Fourier dönüşümü, hem sabit örnekleme moduna (50 MSPS) hem de değişken örnekleme moduna uygulanmıştır. Değişken örnekleme modunda ENOB değeri 8,72 bitten 8,98 bite yükselmiştir. Bunun nedeni, ADC'nin her periyot daha fazla örnek alması ve böylece ENOB'nin iyileşmesidir. Tasarımı yapılan ADC, 8,6 mW güç tüketmektedir. Bu gücün büyük bir kısmı, yüksek kazançlı ve yüzde 0,1 yerleşme süresi 2,2 ns'den az olan bir tampon tasarımına ayrılmıştır.

Özet (Çeviri)

Modern electronic systems rely on analog-to-digital converters to convert analog signals from the real world into digital data for processing, storage, and analysis. In recent years, hybrid ADC structures that combine two or more ADCs have gained popularity, aiming to provide an ADC with improved performance. Flash ADCs are valued for their high-speed operation, whereas SAR ADCs are known for their moderate speed, good accuracy, and low power consumption. A hybrid ADC that combines SAR and flash ADC designs presents a flexible and effective approach to using the benefits of both architectures while minimizing their drawbacks. Conventional SAR ADCs typically require $n+1$ conversion phases to achieve an $n$-bit resolution. Still, multiple conversion outcomes of the significant bits may be identical when the voltage levels of the two subsequent samples are close. Higher sampling frequencies and better performance may be achieved by cleverly disregarding these cycles. This thesis focuses on the design of a 10-bit SAR-Flash Hybrid ADC. The SAR ADC determines the first 7 most significant bits, and the last 3 bits are determined by the flash ADC. There are two modes that determine how the system skips unnecessary conversions. In the first mode, whenever the residue voltage of SAR is less than the |LSB_SAR/2|, the conversion stops until the next sample time, and the SAR bits are preserved. This mode has a fixed sample frequency. In the second mode, when the difference between the two DAC voltages is less than the |LSB_SAR/2|, the conversion ends, and a new sample is taken. In this mode, the sample frequency varies according to the input amplitude. In all codes except code `0', conversion may be halted one cycle in advance. Conversion can be stopped two cycles ahead in half of all codes, and so on. The fixed sampling mode has been added to the system, enabling the ADC to be utilized in applications that require fixed sampling rates. This dual-mode strategy enhances performance and decreases dynamic power consumption. The system uses a stall signal to determine its operating mode. If the stall signal is 1, the system operates at 50 MSPS in fixed mode. In variable mode, where the stall signal is 0, it operates at a rate between 50 and 150 MSPS. The system comprises four main blocks: a coarse SAR ADC, a fine flash ADC, a controller, and a digital correction circuit. The maximum DNL and INL are +0.52/-0.61 LSB and +0.56/-0.37 LSB, respectively. The fast Fourier transform has been applied to both the fixed sampling mode (50 MSPS) and the variable sampling mode. ENOB value increases from 8.72 bits to 8.98 bits in the variable sampling mode. Since the ADC takes more samples per period, the ENOB has improved.

Benzer Tezler

  1. Tez No

    957110

    10-bit flash destekli ardışıl yaklaşımlı kaydedici(SAR) analog/sayısal dönüştürücü tasarımı

    10-bit flash-assisted successive approximation register (SAR) analog-to-digital converter design

    MERVE KILIÇ

    Yüksek Lisans

    Türkçe

    Türkçe

    2025

    Elektrik ve Elektronik MühendisliğiKocaeli Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    PROF. DR. ALİ TANGEL

  2. Tez No

    783612

    Design and implementation of an 11-bit 50 MS/s flash-assistedsuccessive approximation register adc

    11-bit 50 MS/s flaş destekli ardışıl yaklaşımlı analog sayısal çeviricinin tasarımı ve uygulanması

    FATİH MADEN

    Yüksek Lisans

    İngilizce

    İngilizce

    2023

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    DOÇ. DR. TUFAN COŞKUN KARALAR

  3. Tez No

    512340

    The behoavioral modeling and an application of SAR ADC

    SAR ADC'nin davranışsal modeli ve uygulaması

    MERİÇ ECE ZEDELİ

    Yüksek Lisans

    İngilizce

    İngilizce

    2018

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. ALİ TOKER

  4. Tez No

    419034

    8-BIT 1 GS/S ADC architecture and 4-BIT flash ADC for +10 GS/S time interleaved ADC in 65nm CMOS technology

    +10 GS/S zaman aralıklı ADC için 65nm CMOS teknolojisinde 8-BIT 1 GS/S ADC yapısı ve 4-BIT flash ADC

    ALPER AKDİKMEN

    Yüksek Lisans

    İngilizce

    İngilizce

    2015

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    PROF. DR. MÜŞTAK ERHAN YALÇIN

  5. Tez No

    832001

    Design and radiation analysis of various analog to digital converters

    Çeşitli analog-dijital dönüştürücülerin tasarımı ve radyasyon analizi

    ATAKAN TÜRKER

    Yüksek Lisans

    İngilizce

    İngilizce

    2023

    Elektrik ve Elektronik MühendisliğiBoğaziçi Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. GÜNHAN DÜNDAR

    DR. KEMAL OZANOĞLU

Geri Dön