Geri Dön

Design and FPGA implementation of an STM-1 transceiver system containing the advanced encryption standard algorithm

İleri şifreleme standart algoritmasını içeren bir STM-1 verici-alıcı sistemi tasarım ve FPGA gerçeklemesi

  1. Tez No: 129344
  2. Yazar: UMUT YAZKURT
  3. Danışmanlar: DOÇ. DR. GÜNHAN DÜNDAR
  4. Tez Türü: Yüksek Lisans
  5. Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
  6. Anahtar Kelimeler: Belirtilmemiş.
  7. Yıl: 2002
  8. Dil: İngilizce
  9. Üniversite: Boğaziçi Üniversitesi
  10. Enstitü: Fen Bilimleri Enstitüsü
  11. Ana Bilim Dalı: Elektrik ve Elektronik Mühendisliği Ana Bilim Dalı
  12. Bilim Dalı: Belirtilmemiş.
  13. Sayfa Sayısı: 173

Özet

ÖZET AES ALGORİTMASINI İÇEREN BİR STM-1 VERİCİ-ALICI SİSTEMİ TASARIM VE FPGA GERÇEKLEMESİ Senkron Sayısal Hiyerarşi (SDH), optik ve elektriksel şebekelerde çeşitli kapasitelerdeki sayısal işaretleri taşımak üzere, yüksek hızlı haberleşme için tanımlanmış uluslararası bir standarttır. Hiyerarşinin ilk seviyesi, neredeyse her tür veriyi (PDH, İP, ATM) taşıyan, 155.52 Mbit/s hızındaki Senkron Nakil Modülü-1 (STM-1)' dir. Modern şifreleme algoritmalarının çok yüksek miktarda hesap gücüne ihtiyaç göstermeleri nedeniyle, (STM-1) seviyesinde şifreleme yapmak kolay bir tasarım problemi değildir. Bu yüksek lisans tezinde, İleri Şifreleme Standart (AES) Algoritmasını içeren bir STM-1 verici-alıcı sistemi tasarlanmış ve FPGA (Sahada Programlanabilir Kapı Dizisi) kullanılarak gerçeklenmiştir. Yüksek hızlı uygulamalara izin veren zengin iç bellek kaynaklan sebebiyle, sistemi gerçeklemek üzere, Xilinx Firmasının XCV1000E FPGA'i seçilmiştir. 128 bit anahtar uzunluklu AES blok şifreleme algoritması, 128 bit Şifre Geribesleme (CFB-128) çalışma modu kullanılarak tümden paralel bir mimari ile gerçeklenmiştir. CFB-128 çalışma modunu temel alan ve STM-1 çerçeve yapısından yararlanan basit fakat etkili bir senkronizasyon metodu geliştirilmiş ve bu metod sistemin tasarımında kullanılmıştır. Sistem, TÜBİTAK UEKAE tarafından sağlanan ve üzerinde JTAG arayüzünden konfigüre edilebilen bir XCV1000E FPGA'i bulunduran bir STM-1 kartı yardimiyla tümüyle test edilmiştir.

Özet (Çeviri)

IV ABSTRACT DESIGN AND FPGA IMPLEMENTATION OF AN STM-1 TRANSCEIVER SYSTEM CONTAINING THE AES ALGORITHM SDH (Synchronous Digital Hierarchy) is an international standard for high speed telecommunication over optical/electrical networks which can transport digital signals in variable capacities. The first level in the hierarchy is the Synchronous Transport Module-1 (STM-1) with a bit rate of 155.52 Mbit/s, carrying nearly all kinds of data (PDH, IP, ATM). Because of huge amount of computational power needs of modern cryptographic algorithms, encryption at the STM-1 level is not an easy task to accomplish. The work done in this M.S. thesis is the design and FPGA implementation of an STM-1 transmitter and receiver system that contains the Advanced Encryption Standard algorithm. XCV1000E of Xilinx Company has been selected as the target FPGA because of its rich built-in memory resources which allow look up table implementations for high speed applications. AES block cipher algorithm with a key size of 128 bits has been implemented in a fully parallelized architecture using Cipher Feedback mode of operation with 128 bit feedbacks (CFB-128). A simple but an efficient synchronization method based on CFB-128 mode of operation using STM-1 frame structure has been developed and used in the design of the chip. The system has been fully tested on an STM-1 card of TÜBİTAK UEKAE, which has an XCV1000E FPGA on it that can be configured through a JTAG interface.

Benzer Tezler

  1. Tez No

    224009

    Design and FPGA implementation of an efficient deinterleaving algorithm

    Verimli ayrıştırma algoritmasının tasarımı ve FPGA uygulaması

    MUHAMMET ERTUĞ OLGUN

    Yüksek Lisans

    İngilizce

    İngilizce

    2008

    Elektrik ve Elektronik MühendisliğiOrta Doğu Teknik Üniversitesi

    Elektrik ve Elektronik Mühendisliği Bölümü

    DOÇ. DR. SENCER KOÇ

    PROF. DR. GÖZDE BOZDAĞI AKAR

  2. Tez No

    176943

    Design and FPGA implementation of hash processor

    Güvenli özetleme algoritmaları işlemcisi modellenmesi ve FPGA üzerinde gerçekleştirilmesi

    TUĞBA ŞİLTU ÇELEBİ

    Yüksek Lisans

    İngilizce

    İngilizce

    2007

    Elektrik ve Elektronik MühendisliğiOrta Doğu Teknik Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. MURAT AŞKAR

  3. Tez No

    899295

    Hardware accelerated packet parsers and deparsers for high-throughput flow classification in computer networks: Design, implementation and evaluation

    Bilgisayar ağlarında yüksek veri hacimli akış sınıflandırması için donanım hızlandırmalı paket ayrıştırıcılar ve birleştiriciler: Tasarım, uygulama ve değerlendirme

    ÖMER BAYRAM DEMİR

    Yüksek Lisans

    İngilizce

    İngilizce

    2024

    Elektrik ve Elektronik MühendisliğiOrta Doğu Teknik Üniversitesi

    Elektrik-Elektronik Mühendisliği Ana Bilim Dalı

    PROF. DR. ŞENAN ECE SCHMİDT

  4. Tez No

    741111

    Model tabanlı adaptif LMS hüzmeleme tasarımı ve FPGAüzerinde gerçeklenmesi

    Model-based design and FPGA implementation of adaptive LMS beamforming

    EŞREF TEMEL

    Yüksek Lisans

    Türkçe

    Türkçe

    2022

    Elektrik ve Elektronik Mühendisliğiİstanbul Teknik Üniversitesi

    Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı

    DOÇ. DR. TUFAN COŞKUN KARALAR

  5. Tez No

    523544

    Design and FPGA implementation of matrix transforms for image and video processing

    Başlık çevirisi yok

    İSA SERVAN UZUN

    Doktora

    İngilizce

    İngilizce

    2006

    Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolQueen's University Belfast

    Prof. A. AMIRA

Geri Dön